CN112840570A - 用于锁相环路的环路滤波器 - Google Patents

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Abstract

一种电路包含第一滤波器(402)、多个二进制加权电容器(C1、C2、Cn)及电流源装置(M1)。所述电路还包含第一多个开关(SW3)。所述第一多个开关(SW3)中的每一者经连接到所述多个二进制加权电容器(C1、C2、Cn)中的单独电容器。所述第一多个开关(SW3)经连接在一起，且所述第一多个开关(C1、C2、Cn)未经连接到所述第一滤波器。还包含第二多个开关(SW2)，且所述第二多个开关(SW2)中的每一者经连接到所述多个二进制加权电容器(C1、C2、Cn)中的单独电容器且连接到所述第一滤波器(402)及所述电流源装置(M1)的控制输入。所述第一多个开关(SW3)未经连接到所述控制输入。

Description

用于锁相环路的环路滤波器
背景技术
许多锁相环路(PLL)包含对由电荷泵或其它类型的电路产生的信号进行滤波的环路滤波器。环路滤波器的输出可用于控制例如将电流提供到电流控制振荡器的电流源装置。
发明内容
在一个实例中，一种电路包含第一滤波器、多个二进制加权电容器及电流源装置。所述电路还包含第一多个开关。所述第一多个开关中的每一者经连接到所述多个二进制加权电容器中的单独电容器。所述第一多个开关经连接在一起，且所述第一多个开关未经连接到所述第一滤波器。还包含第二多个开关，且所述第二多个开关中的每一者经连接到所述多个二进制加权电容器中的单独电容器且连接到所述第一滤波器及所述电流源装置的控制输入。所述第一多个开关未经连接到所述控制输入。所述电路可用作锁相环路的部分。
附图说明
对于各种实例的详细描述，现在将参考附图，其中：
图1说明实例中的模拟锁相环路。
图2说明所描述模拟锁相环路的各种信号的波形。
图3展示实例中的可在模拟锁相环路中使用的电荷泵电路。
图4展示可在模拟锁相环路中使用的环路滤波器的实例。
具体实施方式
描述模拟PLL(APLL)。所描述APLL除其它组件外还包含电荷泵、环路滤波器及电流控制振荡器。在一些实例中，环路滤波器的输出用于控制将电流提供到电流控制振荡器的电流源装置。实际上，寄生电容存在于电流源装置的控制输入上。寄生电容可在电力供应器上引起噪声从而影响环路滤波器到电流源装置的信号及因此到电流控制振荡器的电流。本文中所描述的环路滤波器具有解决这个问题的架构。
图1展示APLL 100的实例。实例APLL 100包含相位及频率检测器102、电荷泵104、环路滤波器110、电流控制振荡器(ICO)116及分频器118。来自ICO 116的输出信号是输出时钟(OUTCLK)117。将参考时钟(REFCLK)101提供到相位及频率检测器102的输入。在一些实例中，相位及频率检测器102基于REFCLK 101与OUTCLK 117之间的频率及相位差(误差)生成误差信号103。在图1的实例中，OUTCLK 117的频率大于REFCLK 101的频率。分频器118对OUTCLK 117的频率进行下分频以产生反馈时钟(FBCLK)119，所述反馈时钟具有与REFCLK101近似相同的频率。在其中OUTCLK 117的频率具有与REFCLK 101相同的频率的实施方案中，本文中对FBCLK 119的参考包含来自分频器(例如，分频器118)的输出信号以及来自ICO116的输出时钟。
APLL 100调整OUTCLK 117的频率及相位以便匹配REFCLK 101的相位。图2展示REFCLK 101及FBCLK 119的实例，其中FBCLK 119的上升及下降边缘与REFCLK 101的边缘相位对准。FBFB119被称为“锁定”到REFCLK 101上。因此，OUTCLK 117也在锁定状态中与REFCLK相位对准，尽管OUTCLK 117的频率可与REFCLK 101的频率相同或大于REFCLK 101的频率。
在一些实例中，误差信号103包括一系列UP脉冲以及一系列DOWN脉冲。图2还展示UP脉冲及DOWN脉冲的实例。响应于FBCLK 119的边缘滞后于REFCLK 101的对应边缘，相位及频率检测器102生成UP脉冲的宽度W1以使其比DOWN脉冲的宽度W2宽。相反，响应于FBCLK119的边缘领先于REFCLK 101的对应边缘，相位及频率检测器102生成UP脉冲的宽度W1以使其比DOWN脉冲的宽度W2窄。
图3提供电荷泵104的实例。在这个实例中，电荷泵104包含通过可选择开关SWA耦合到电流装置I2的电流源装置I1。开关SWB选择性地将I2耦合到接地。误差信号103的DOWN脉冲302控制SWA的导通及关断状态且UP脉冲312控制SWB的导通及关断状态。当通过有源DOWN脉冲302闭合SWA时，电流流动通过SWA且流动到环路滤波器110。当通过有源UP脉冲302闭合SWB时，电流从环路滤波器110流动通过SWB到接地。因此，电荷泵信号105包含基于误差信号103的UP及DOWN脉冲的一系列正及负电流脉冲。
图4展示环路滤波器110的实例。所说明环路滤波器110包含第一滤波器402、电容器阵列410、控制电路420及电流源装置M1。在这个实例中，第一滤波器402包含与电阻器R1串联连接的电容器C1(也称为滤波电容器)。电容器C1连接到供应电压节点(VDD)且电阻器R1连接到M1的控制输入。在这个实例中，M1是p型金属氧化物半导体场效应晶体管(PFET)且因而电阻器R1连接到M1的栅极。在其它实施方案中，M1可被实施为n型金属氧化物半导体场效应晶体管(NFET)、p型或n型双极结型晶体管或另一类型的晶体管。R1与M1的控制输入之间的信号线被标记为VFILT且代表来自环路滤波器110的经滤波输出电压，所述经滤波输出电压用于控制M1的操作状态及因此到ICO 116的电流量值。
电容器阵列410包含多个电容器C2、C3、…、Cn。在一些实例中，电容器阵列410被实施为允许PLL在宽输入参考频率范围内操作的二进制加权电容器阵列，尽管在其它实施方案中不需要对所述电容器进行二进制加权。因而，电容器C2、C3、…、Cn具有经二进制加权的不同电容值。例如，电容器C2、C3、…、Cn的电容值的权重可为16C、8C、4C等。电容器C2可为16C且电容器C3可为8C，这表示电容器C2的电容值是电容器C3的电容值的两倍。在一些实施方案中，电容器C1也被实施为可配置电容器阵列(与电容器阵列410类似)以促进在宽频率范围内的可操作性。
图4的环路滤波器110包含多个第一开关SW1、多个第二开关SW2及多个第三开关SW3。每一电容器C2、C3、…、Cn连接到一组第一、第二及第三开关SW1到SW3，如所展示。第一开关SW1中的每一者连接到其它第二开关SW1中的每一者，也连接到电荷泵104。来自电荷泵104的电流通过开关SW1而流动到其相应电容器C2、C3、…、Cn且来自电容器C2、C3、…、Cn的电流流动通过相应开关SW1且流动到电荷泵104。第二开关SW2中的每一者连接到其它第二开关SW2中的每一者且连接到环路滤波器402(例如，电阻器R1)及M1的控制输入。第三开关SW3中的每一者连接到其它第三开关SW3中的每一者且连接到如所展示的接地节点或另一固定电压节点以减小其泄漏电流。
节点425连接到电荷泵104及第一开关SW1，但是未连接到第一滤波器402或M1的控制输入。代替地，M1的控制输入经连接到第二开关SW2及第一滤波器402。因而，电荷泵104未经连接到M1。
在一些实例中，第一开关SW1如同其对应电容器C2、C3、…、Cn那样被二进制加权。对每一开关SW1的沟道宽度(W)与沟道长度(L)的比进行二进制加权。例如，连接到C2的SW1具有C3的W/L比(例如，8*W/L)的两倍的W/L比(例如，16*W/L)，依此类推。开关S2及S3的W/L比不需要进行二进制加权且可小于开关SW1。开关SW2的W/L比可全部相同且开关SW2的W/L比也可全部相同，尽管与开关SW2不同(或相同)。
实际上，开关产生到接地的寄生电容，这将供应噪声注入到ISO 116中。参考图4，在缺乏到接地的任何寄生电容的情况下，电压供应器上的任何噪声也将通过电容器C2、C3、…、Cn直接耦合到M1的栅极。因此，在M1的栅极处看见的供应噪声将为零。然而，如果存在从VFILT或M1的栅极到接地的寄生电容，那么在C2、C3、…、Cn与寄生电容之间将存在电位划分，从而导致M1的栅极到源极电压上的非零供应噪声分量。寄生电容的大小与开关的大小成正比。
所描述实例的优点在于开关的大小(W/L)可较小，原因如下。降低金属氧化物半导体(MOS)开关的W/L的直接结果是其电阻增加。所描述架构具有可容忍较高开关电阻的优点。为了解释这个优点，单独地考虑图4中的三组开关。开关SW1将C2、C3、…、Cn连接到通常具有高输出电阻的电荷泵104。因此，开关SW1的电阻可相对大而对性能没有任何显着影响。开关SW2将C2、C3、...、Cn连接到滤波器402，所述滤波器402含有其值相对大的电阻器R1。因而，SW2的电阻可相对大。当不使用C2、C3、...、Cn连时，开关SW3用于将C2、C3、...、Cn连接到虚设节点。因此，SW3的电阻对于所有实际用途来说均是无关紧要的且可使SW3任意地小。通过使开关SW3相对小，可减小M1的栅极处的寄生电容。减少将供应噪声注入到M1的栅极到源极电压中，这又最小化供应噪声对振荡器频率的影响。控制电路420可被实施为可断言控制信号以控制开关SW1到SW3的导通及关断状态的控制器、有限状态机或其它类型的硬件装置。控制电路420接收配置(CONFIG)，所述配置指定在环路滤波器110的操作中将包含二进制加权电容器C2、C3、…、Cn中的哪一者。配置信息可经存储在控制电路420内的寄存器中。可由控制电路420基于配置信息来激活电容器C2、C3、…、Cn的各种组合。对于待激活的给定电容器C2、C3、…、Cn，控制电路420断言控制信号以便接通(闭合)用于那些特定电容器的对应SW1及SW2开关且关断(断开)用于那些相同电容器器的开关SW3。对于将不作为环路滤波器操作的部分而激活的所有其它电容器，控制电路420断言控制信号以便关断对应SW1及SW2开关且接通用于那些电容器的开关SW3。
来自M1的电流流动到ICO 116，所述ICO 116产生具有依据来自M1的电流而变的频率的OUTCLK 117。重复地调整OUTCLK 117的频率及相位以便维持FBCLK 119与REFCLK 101之间的频率及相位锁定。
在本说明书中，术语“耦合(couple/couples)”表示间接或直接的有线或无线连接。因此，如果第一装置耦合到第二装置，那么那个连接可通过直接连接或通过经由其它装置及连接件的间接连接。表述“基于”表示“至少部分地基于”。因此，如果X基于Y，那么X可随Y及任何数目个其它任何因素而变。
在权利要求书的范围内，对所描述实施例中修改是可能的，且其它实施例是可能的。

Claims (20)

1.一种电路，其包括：
电荷泵，其用以接收指示参考时钟与反馈时钟之间的相位误差的电压脉冲且基于所述电压脉冲生成电流脉冲；
环路滤波器，其经耦合到所述电荷泵，所述环路滤波器用以对所述电流脉冲进行滤波且生成信号以控制电流源装置，且所述环路滤波器包含耦合到二进制加权电容器阵列的第一滤波器，所述二进制加权电容器阵列包括多个电容器；
电流控制振荡器，其经耦合到所述电流源装置，所述电流控制振荡器在基于来自所述电流源装置的电流的频率下生成输出时钟；
多个第一开关，其彼此连接并连接到所述电荷泵，且每一电容器连接到所述第一开关中的单独者；及
多个第二开关，其彼此连接并连接到所述第一滤波器，且每一电容器连接到所述第二开关中的单独者。
2.根据权利要求1所述的电路，其进一步包括多个第三开关，且所述二进制加权电容器阵列的每一电容器连接到所述第三开关中的单独者。
3.根据权利要求2所述的电路，其进一步包括控制电路，所述控制电路用以生成控制信号以控制与所述二进制加权电容器阵列的每一电容器相关联的所述第一、第二及第三开关的导通/关断状态，其中对于每一电容器，所述控制电路用以在所述第一及第二开关导通时控制所述第三开关使其关断且在所述第一及第二开关关断时控制所述第三开关使其导通。
4.根据权利要求1所述的电路，其中：
所述二进制加权电容器阵列的每一电容器具有相对于所述其它二进制加权电容器中的每一者进行二进制加权的电容值；且
所述第一开关中的每一者具有宽度及长度，且与所述第一开关中的每一者相关联的所述宽度与长度的比相对于其它的所述第一开关中的每一者的宽度与长度的所述比进行二进制加权。
5.根据权利要求4所述的电路，其中所述第二开关中的每一者的宽度与长度的所述比近似等于其它的所述第二开关的每一者的宽度与长度的所述比。
6.根据权利要求1所述的电路，其中所述第一滤波器包含连接到第一滤波器电容器的电阻器，所述电阻器连接到所述第二开关，且所述第一滤波器电容器连接到所述二进制加权电容器阵列的所述电容器中的每一者。
7.一种电路，其包括：
第一滤波器；
多个二进制加权电容器；
电流源装置；
第一多个开关，所述第一多个开关中的每一者经连接到所述多个二进制加权电容器中的单独电容器，所述第一多个开关经连接在一起，且所述第一多个开关未经连接到所述第一滤波器；及
第二多个开关，所述第二多个开关中的每一者经连接到所述多个二进制加权电容器中的单独电容器且连接到所述第一滤波器及所述电流源装置的控制输入；
其中所述第一多个开关未经连接到所述控制输入。
8.根据权利要求7所述的电路，其进一步包括电荷泵，所述电荷泵经连接到所述第一多个开关中的每一者但是未经连接到所述第一滤波器或所述电流源装置的所述控制输入。
9.根据权利要求7所述的电路，其进一步包括多个第三开关，且所述二进制加权电容器阵列的每一电容器连接到所述第三开关中的单独者。
10.根据权利要求9所述的电路，其中所述多个第三开关中的每一者连接到固定电压节点。
11.根据权利要求9所述的电路，其进一步包括控制电路，所述控制电路用以生成控制信号以控制与所述二进制加权电容器阵列的每一电容器相关联的所述第一、第二及第三开关的导通/关断状态，其中对于每一电容器，所述控制电路用以在所述第一及第二开关导通时控制所述第三开关使其关断且在所述第一及第二开关关断时控制所述第三开关使其导通。
12.根据权利要求7所述的电路，其中所述第一开关中的每一者具有宽度及长度，且与所述第一开关中的每一者相关联的所述宽度与所述长度的比相对于其它的所述第一开关中的每一者的宽度与长度的所述比进行二进制加权。
13.根据权利要求12所述的电路，其中所述第二开关中的每一者的宽度与长度的所述比近似等于其它的所述第二开关中的每一者的宽度与长度的所述比。
14.根据权利要求7所述的电路，其中所述第一滤波器包含连接到第一滤波器电容器的电阻器，所述电阻器连接到所述第二开关，且所述第一滤波器电容器连接到所述二进制加权电容器阵列的所述电容器中的每一者。
15.一种电路，其包括：
环路滤波器，其用以对电流脉冲进行滤波且生成信号以控制电流源装置，且所述环路滤波器包含耦合到电容器阵列的第一滤波器，所述电容器阵列包括多个电容器；
电流控制振荡器，其经耦合到所述电流源装置，所述电流控制振荡器在基于来自所述电流源装置的电流的频率下生成输出时钟；
多个第一开关，其彼此连接并连接到所述电荷泵，且每一电容器连接到所述第一开关中的单独者；
多个第二开关，其彼此连接并连接到所述第一滤波器，且每一电容器连接到所述第二开关中的单独者；及
多个第三开关，且每一电容器连接到所述第三开关中的单独者。
16.根据权利要求15所述的电路，其中所述电容器阵列包括二进制加权电容器阵列。
17.根据权利要求15所述的电路，其进一步包括控制电路，所述控制电路用以生成控制信号以控制与所述电容器阵列的每一电容器相关联的所述第一、第二及第三开关的导通/关断状态，其中对于每一电容器，所述控制电路用以在所述第一及第二开关导通时控制所述第三开关使其关断且在所述第一及第二开关关断时控制所述第三开关使其导通。
18.根据权利要求15所述的电路，其中所述多个第三开关中的每一者连接到固定电压节点。
19.根据权利要求15所述的电路，其进一步包括电荷泵，所述电荷泵经连接到所述第一开关中的每一者，但是未经连接到所述第一滤波器。
20.根据权利要求15所述的电路，其中所述第二开关中的每一者经连接到所述电流源装置的控制输入，但是所述第一或第三开关均未经连接到所述控制输入。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1486534A (zh) * 2001-01-16 2004-03-31 �Ҵ���˾ 具有相位旋转器的锁相环
US20060076990A1 (en) * 2004-08-27 2006-04-13 Thomas Mayer Phase locked loop and method for trimming a loop filter
US20060226896A1 (en) * 2005-04-06 2006-10-12 Matsushita Electric Industrial Co., Ltd. Switched capacitor filter and feedback system
US9490824B1 (en) * 2016-01-19 2016-11-08 Freescale Semiconductor, Inc. Phase-locked loop with frequency bounding circuit
US9503017B1 (en) * 2009-09-29 2016-11-22 Qorvo Us, Inc. Infrastructure-grade integrated voltage controlled oscillator (VCO) with linear tuning characteristics and low phase noise

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4559505A (en) * 1983-01-04 1985-12-17 Motorola, Inc. Frequency synthesizer with improved priority channel switching
GB2370167B (en) 2000-12-18 2005-01-05 Texas Instruments Ltd Improvements in or relating to phase locked loops
US20030190005A1 (en) 2002-04-04 2003-10-09 Brian Amick Programmable capacitances for PLL loop and power supply noise filters
US8674754B2 (en) * 2007-02-09 2014-03-18 Intel Mobile Communications GmbH Loop filter and phase-locked loop
US7928785B2 (en) * 2007-11-07 2011-04-19 Samsung Electronics Co., Ltd. Loop filter, phase-locked loop, and method of operating the loop filter
US8299826B2 (en) * 2009-08-25 2012-10-30 Sitime Corporation Phase locked loop circuitry having switched resistor loop filter circuitry, and methods of operating same
US8354866B2 (en) 2010-11-25 2013-01-15 Freescale Semiconductor, Inc. PLL start-up circuit
US8836390B2 (en) * 2011-11-30 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Phase-locked loops that share a loop filter and frequency divider
US8432204B1 (en) 2012-01-06 2013-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Current-controlled oscillator (CCO) based PLL
US9024684B2 (en) * 2013-03-15 2015-05-05 Qualcomm Incorporated Area-efficient PLL with a low-noise low-power loop filter
CN108377148B (zh) 2018-04-27 2024-03-08 深圳讯达微电子科技有限公司 一种基于开关电容阵列的锁相环环路滤波器及锁相环

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1486534A (zh) * 2001-01-16 2004-03-31 �Ҵ���˾ 具有相位旋转器的锁相环
US20060076990A1 (en) * 2004-08-27 2006-04-13 Thomas Mayer Phase locked loop and method for trimming a loop filter
US20060226896A1 (en) * 2005-04-06 2006-10-12 Matsushita Electric Industrial Co., Ltd. Switched capacitor filter and feedback system
US9503017B1 (en) * 2009-09-29 2016-11-22 Qorvo Us, Inc. Infrastructure-grade integrated voltage controlled oscillator (VCO) with linear tuning characteristics and low phase noise
US9490824B1 (en) * 2016-01-19 2016-11-08 Freescale Semiconductor, Inc. Phase-locked loop with frequency bounding circuit

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