CN112838854A - 一种从低压域到高圧域的逻辑电平转换电路 - Google Patents

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Abstract

一种从低压域到高圧域的逻辑电平转换电路，通过在高圧域逻辑输出信号端增加RS锁存器和RC并联电路的组合，能够使低压域输入到高圧域输出逻辑低到高/高到低的延迟基本一致，且不随高压域到低压域的压差变化而变化，从而有利于保证低压域与高圧域之间及时有效的逻辑信号传递。

Description

一种从低压域到高圧域的逻辑电平转换电路
技术领域
本发明涉及逻辑电平转换技术，特别是一种从低压域到高圧域的逻辑电平转换电路，通过在高圧域逻辑输出信号端增加RS锁存器和RC并联电路的组合，能够使低压域输入到高圧域输出逻辑低到高/高到低的延迟基本一致，且不随高压域到低压域的压差变化而变化，从而有利于保证低压域与高圧域之间及时有效的逻辑信号传递。
背景技术
现有技术中的从低压域到高圧域的逻辑电平转换，包括低压域输入端反相器和高圧域输出端反相器，在低压域输入端与高圧域输出端之间采用MOS管电路(两个NMOS管和四个PMOS管)，其中两个NMOS管和与其一对一漏极互连的两个PMOS管均为高压器件，这两个PMOS管与另外两个PMOS管一对一源漏互连，所述另外两个PMOS管的源极均连接高圧域电源电压端，所述另外两个PMOS管相互栅漏互连形成第一节点和第二节点，所述第一节点连接第二二极管的阴极，所述第二二极管的阳极连接高圧域接地端，所述第二节点连接第一二极管的阴极，所述第一二极管的阳极连接高圧域接地端，所述第二节点连接所述高圧域输出端反相器的输入端，所述两个PMOS管栅极互连后连接高圧域接地端，所述两个NMOS管的源极均连接低压域接地端，所述低压域输入端反相器的输出端一路连接第二NMOS管的栅极，另一路通过另一反相器连接第一NMOS管的栅极。这样的电路结构，采用的高压器件较多，并且输入到输出逻辑低到高/高到低的延迟不一致且差别较大，并且随高压域到低压域的压差增大而增大，难以保证及时有效的逻辑信号传递。本发明人认为，通过在高圧域逻辑输出信号端增加RS锁存器和RC并联电路的组合，就能够使低压域输入到高圧域输出逻辑低到高/高到低的延迟基本一致，且不随高压域到低压域的压差变化而变化，从而有利于保证低压域与高圧域之间及时有效的逻辑信号传递。如果有鉴于此，本发明人完成了本发明。
发明内容
本发明针对现有技术中存在的缺陷或不足，提供一种从低压域到高圧域的逻辑电平转换电路，通过在高圧域逻辑输出信号端增加RS锁存器和RC并联电路的组合，能够使低压域输入到高圧域输出逻辑低到高/高到低的延迟基本一致，且不随高压域到低压域的压差变化而变化，从而有利于保证低压域与高圧域之间及时有效的逻辑信号传递。
本发明的技术方案如下：
一种从低压域到高圧域的逻辑电平转换电路，其特征在于，包括输入端反相器和输出端反相器，所述输入端反相器的输入端连接低压域逻辑输入信号端，所述输入端反相器的电源接点连接低压域电源电压端，所述输入端反相器的接地点连接低压域接地端，所述输入端反相器的输出端一路连接第二NMOS管的栅极，另一路通过第二反相器连接第一NMOS管的栅极，所述第一NMOS管的漏极连接第四节点，所述第二NMOS管的漏极连接第三节点，所述第三节点通过第一RC并联电路连接高圧域电源电压端，所述第四节点通过第二RC并联电路连接高圧域电源电压端，所述第四节点连接RS锁存器的复位输入端，所述第三节点连接所述RS锁存器的置位输入端，所述RS锁存器的状态输出端通过所述输出端反相器连接高圧域逻辑输出信号端。
所述RS锁存器包括第三与非门电路和第四与非门电路，所述第三与非门电路的第一输入端为所述复位输入端，所述第四与非门电路的第二输入端为所述置位输入端，所述第三与非门电路的第二输入端连接所述第四与非门电路的输出端，所述第四与非门电路的第一输入端连接所述第三与非门电路的输出端，所述第四与非门电路的输出端为所述RS锁存器的状态输出端。
所述第三与非门电路的电源接点和所述第四与非门电路的电源接点均连接高圧域电源电压端，所述第三与非门电路的接地点和所述第四与非门电路的接地点均连接高圧域接地端，所述输出端反相器的电源接点连接高压域电源电压端，所述输出端反相器的接地点连接高压域接地端。
所述高圧域接地端通过第一二极管连接所述第四节点，所述高圧域接地端通过第二二极管连接所述第三节点。
所述第一RC并联电路包括第一电阻和与所述第一电阻并联的第三电容，所述第二RC并联电路包括第二电阻和与所述第二电阻并联的第四电容。
所述第二反相器的电源接点连接低压域电源电压端，所述第二反相器的接地点连接低压域接地端，所述第二反相器的输出端连接第四NMOS管的栅极，所述第四NMOS管的源极连接低压域接地端，所述第四NMOS管的漏极通过第一节点连接所述第二NMOS管的源极，所述第一节点通过第一电容连接低压域接地端，所述第一反相器的输出端连接第三NMOS管的栅极，所述第三NMOS管的源极连接低压域接地端，所述第三NMOS管的漏极通过第二节点连接所述第一NMOS管的源极，所述第二节点通过第二电容连接低压域接地端。
本发明的技术效果如下：本发明一种从低压域到高圧域的逻辑电平转换电路，与现有技术相比，新增了RS锁存器、RC并联电路等，改变了输入到输出逻辑低到高/高到低的延迟差别随高压域到低压域的压差增大而增大的缺陷，实现了输入到输出逻辑低到高/高到低的延迟基本一致，且不随高压域到低压域的压差变化而变化，有效保证了将低压域的逻辑输入信号IN转换为与其一致的高压域的逻辑输出信号OUT。
附图说明
图1是实施本发明一种从低压域到高圧域的逻辑电平转换电路结构示意图。
图2是图1中各节点的时序示意图。图2中包括低压域逻辑输入信号IN的波形，第一至第四节点N1～N4的波形，高圧域逻辑输出信号OUT的波形。图2波形中的VDD_LV指低压域电源电压端或低压域电源电压，VSS_LV指低压域接地端，VDD_HV指高圧域电源电压端或高圧域电源电压，VSS_HV指高圧域接地端。N1与IN波形反相，N2与IN波形同相，N3在N1的上升沿出现向下脉冲，N4在N2的上升沿出现向下脉冲。OUT与IN波形逻辑一致。
附图标记列示如下：VDD_LV-低压域电源电压端或低压域电源电压；VSS_LV-低压域接地端；IN-低压域逻辑输入信号或低压域逻辑输入信号端；VDD_HV-高圧域电源电压端或高圧域电源电压；VSS_HV-高圧域接地端；OUT-高圧域逻辑输出信号或高圧域逻辑输出信号端；N1～N4-第一至第四节点；I1～I2-第一至第二反相器(I1也称为输入端反相器)；I3～I4-第三至第四与非门电路；I5-第五反相器或输出端反相器；C1～C4-第一至第四电容；M1～M4-第一至第四NMOS管(在现有逻辑电平转换电路中的M1～M4均为高压器件，但是在本发明中M3～M4为低压器件，M1～M2为高压器件)；R1～R2-第一至第二电阻；D1～D2-第一至第二二极管。
具体实施方式
下面结合附图(图1-图2)对本发明进行说明。
图1是实施本发明一种从低压域到高圧域的逻辑电平转换电路结构示意图。图2是图1中各节点的时序示意图。如图1至图2所示，一种从低压域到高圧域的逻辑电平转换电路，包括输入端反相器I1和输出端反相器I5，所述输入端反相器I1的输入端连接低压域逻辑输入信号端IN，所述输入端反相器I1的电源接点连接低压域电源电压端VDD_LV，所述输入端反相器I1的接地点连接低压域接地端VSS_LV，所述输入端反相器I1的输出端一路连接第二NMOS管M2的栅极，另一路通过第二反相器I2连接第一NMOS管M1的栅极，所述第一NMOS管M1的漏极连接第四节点N4，所述第二NMOS管M2的漏极连接第三节点N3，所述第三节点N3通过第一RC并联电路连接高圧域电源电压端VDD_HV，所述第四节点N4通过第二RC并联电路连接高圧域电源电压端VDD_HV，所述第四节点N4连接RS锁存器的复位输入端(即R端，Reset)，所述第三节点N3连接所述RS锁存器的置位输入端(即S端，Set)，所述RS锁存器的状态输出端(即Q端)通过所述输出端反相器I5连接高圧域逻辑输出信号端OUT。所述RS锁存器包括第三与非门电路I3和第四与非门电路I4，所述第三与非门电路I3的第一输入端为所述复位输入端，所述第四与非门电路I4的第二输入端为所述置位输入端，所述第三与非门电路I3的第二输入端连接所述第四与非门电路I4的输出端，所述第四与非门电路I4的第一输入端连接所述第三与非门电路I3的输出端，所述第四与非门电路I4的输出端为所述RS锁存器的状态输出端。
所述第三与非门电路I3的电源接点和所述第四与非门电路I4的电源接点均连接高圧域电源电压端VDD_HV，所述第三与非门电路I3的接地点和所述第四与非门电路I4的接地点均连接高圧域接地端VSS_HV，所述输出端反相器I5的电源接点连接高压域电源电压端VDD_HV，所述输出端反相器I5的接地点连接高压域接地端VSS_HV。所述高圧域接地端VSS_HV通过第一二极管D1连接所述第四节点N4，所述高圧域接地端VSS_HV通过第二二极管D2连接所述第三节点N3。所述第一RC并联电路包括第一电阻R1和与所述第一电阻R1并联的第三电容C3，所述第二RC并联电路包括第二电阻R2和与所述第二电阻R2并联的第四电容C4。所述第二反相器I2的电源接点连接低压域电源电压端VDD_LV，所述第二反相器I2的接地点连接低压域接地端VSS_LV，所述第二反相器I2的输出端连接第四NMOS管M4的栅极，所述第四NMOS管M4的源极连接低压域接地端VSS_LV，所述第四NMOS管M4的漏极通过第一节点N1连接所述第二NMOS管M2的源极，所述第一节点N1通过第一电容C1连接低压域接地端VSS_LV，所述第一反相器I1的输出端连接第三NMOS管M3的栅极，所述第三NMOS管M3的源极连接低压域接地端VSS_LV，所述第三NMOS管M3的漏极通过第二节点N2连接所述第一NMOS管M1的源极，所述第二节点N2通过第二电容C2连接低压域接地端VSS_LV。
如图1至图2所示，VDD_LV和VSS_LV为低压域电源地，VDD_HV和VSS_HV为高压域电源地，此电路将低压域的逻辑输入信号IN转换为高压域的逻辑输出信号OUT。M1，M2为高压器件。M3，M4为低压器件。输入信号IN发生逻辑变换的时候，将对N1或N2节点充电，直到M2或M1截止关闭，此时会对N3或N4节点放电，当M2或M1截止后，R1或R2再对N3或N4节点充电，因此在N3或N4节点产生向下的脉冲，并改变I3和I4组成的RS锁存器的状态，最终产生与输入信号逻辑一致的输出信号OUT。基于同样的技术构思，此电路结构也可衍生出从高压域到低压域的逻辑电平转换电路。
在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，均落入本发明创造的保护范围。

Claims (6)

1.一种从低压域到高圧域的逻辑电平转换电路，其特征在于，包括输入端反相器和输出端反相器，所述输入端反相器的输入端连接低压域逻辑输入信号端，所述输入端反相器的电源接点连接低压域电源电压端，所述输入端反相器的接地点连接低压域接地端，所述输入端反相器的输出端一路连接第二NMOS管的栅极，另一路通过第二反相器连接第一NMOS管的栅极，所述第一NMOS管的漏极连接第四节点，所述第二NMOS管的漏极连接第三节点，所述第三节点通过第一RC并联电路连接高圧域电源电压端，所述第四节点通过第二RC并联电路连接高圧域电源电压端，所述第四节点连接RS锁存器的复位输入端，所述第三节点连接所述RS锁存器的置位输入端，所述RS锁存器的状态输出端通过所述输出端反相器连接高圧域逻辑输出信号端。
2.根据权利要求1所述的从低压域到高圧域的逻辑电平转换电路，其特征在于，所述RS锁存器包括第三与非门电路和第四与非门电路，所述第三与非门电路的第一输入端为所述复位输入端，所述第四与非门电路的第二输入端为所述置位输入端，所述第三与非门电路的第二输入端连接所述第四与非门电路的输出端，所述第四与非门电路的第一输入端连接所述第三与非门电路的输出端，所述第四与非门电路的输出端为所述RS锁存器的状态输出端。
3.根据权利要求2所述的从低压域到高圧域的逻辑电平转换电路，其特征在于，所述第三与非门电路的电源接点和所述第四与非门电路的电源接点均连接高圧域电源电压端，所述第三与非门电路的接地点和所述第四与非门电路的接地点均连接高圧域接地端，所述输出端反相器的电源接点连接高压域电源电压端，所述输出端反相器的接地点连接高压域接地端。
4.根据权利要求3所述的从低压域到高圧域的逻辑电平转换电路，其特征在于，所述高圧域接地端通过第一二极管连接所述第四节点，所述高圧域接地端通过第二二极管连接所述第三节点。
5.根据权利要求1所述的从低压域到高圧域的逻辑电平转换电路，其特征在于，所述第一RC并联电路包括第一电阻和与所述第一电阻并联的第三电容，所述第二RC并联电路包括第二电阻和与所述第二电阻并联的第四电容。
6.根据权利要求1所述的从低压域到高圧域的逻辑电平转换电路，其特征在于，所述第二反相器的电源接点连接低压域电源电压端，所述第二反相器的接地点连接低压域接地端，所述第二反相器的输出端连接第四NMOS管的栅极，所述第四NMOS管的源极连接低压域接地端，所述第四NMOS管的漏极通过第一节点连接所述第二NMOS管的源极，所述第一节点通过第一电容连接低压域接地端，所述第一反相器的输出端连接第三NMOS管的栅极，所述第三NMOS管的源极连接低压域接地端，所述第三NMOS管的漏极通过第二节点连接所述第一NMOS管的源极，所述第二节点通过第二电容连接低压域接地端。
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