CN112836454A - 一种集成电路仿真方法及系统 - Google Patents

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Abstract

本发明公开了一种集成电路仿真方法，包括：S1，基于集成电路的非电学域进行第一次仿真，获得影响电学域的第一电学域参数值，利用第一电学域参数值为第二仿真更新影响电学域的参数值；S2，进行第二仿真，获得影响非电学域第二非电学域参数值，利用第二非电学域参数值为第一仿真更新影响非电学域的参数值；S3，循环重复S1、S2，直到仿真结束。一种集成电路仿真系统，包括第一仿真模块、第一参数值获得模块、第二仿真参数值更新模块、第二仿真模块、第二参数值获得模块、第一仿真参数值更新模块和跨域仿真调度控制模块。本发明大大提升了非电学域对集成电路电学性能影响所导致的仿真精度和电路规模大或电路仿真次数多所面临的仿真速度。

Description

一种集成电路仿真方法及系统
技术领域
本发明涉及集成电路设计领域，特别是涉及一种集成电路仿真方法及系统。
背景技术
集成电路仿真是集成电路设计流程中验证设计是否正确的重要步骤。仿真精度和仿真速度一直是集成电路仿真的重要关注点。
现有技术重点从模型精度和仿真收敛算法角度解决仿真精度，虽然也考虑了温度这种非电学因素，但也只是全芯片采用相同温度进行电路仿真，这种仿真很不准确，特别是在芯片上温度分布差别很大的情形下。随着工艺技术的进步，特征工艺尺寸不断缩小，器件和物理连线性能受到非电学因素的影响越发明显，忽略了非电学域的影响因素，以及不同器件上、不同连线上非电学域影响因素的差异，会导致明显的仿真误差。
现有技术采用晶体管级电路仿真确保精度，但必然影响了仿真速度的提高。在单一小规模电路仿真下，为了确保精度而牺牲速度，设计者也是可以接受的，但对于大规模电路或电路仿真次数较多，特别是全芯片蒙特卡洛分析时，确保仿真精度前提下的仿真速度将是制约电路仿真的瓶颈。
因此，集成电路仿真需要解决非电学域对集成电路电学性能影响所导致的仿真精度问题和电路规模大或电路仿真次数较多所面临的仿真速度问题。
发明内容
本发明的目的是提供一种集成电路仿真方法及系统，以解决上述现有技术存在的问题，使非电学域对集成电路电学性能影响所导致的仿真精度问题和电路规模大或电路仿真次数较多所面临的仿真速度问题得到解决。
为实现上述目的，本发明提供了如下方案：
一种集成电路仿真方法，包括以下步骤：
S1，所述集成电路包括非电学域和电学域；
基于所述集成电路的所述非电学域进行第一仿真，基于所述第一仿真获得第一参数值，所述第一参数值包括影响电学域的第一电学域参数值，基于所述第一电学域参数值，对所述集成电路的电学域更新电学域参数值；
S2，更新后进行所述电学域的第二仿真，基于所述第二仿真获得第二参数值，所述第二参数值包括影响非电学域的第二非电学域参数值，基于所述第二非电学域参数值，对所述集成电路的非电学域更新非电学域参数值；
S3，基于所述S1和所述S2，进行仿真，直到仿真结束，用于解决非电学域对集成电路电学性能影响所导致的仿真精度问题和仿真速度问题；
其中所述仿真的结束条件包括但不限于：
(1)所述集成电路的非电学域参数值没有变化；
(2)所述集成电路节点信号没有变化；
(3)到达预设的电学仿真结束时间点。
优选地，所述S1中的第一仿真的具体过程为：
仅在首次执行第一仿真时：
S1.1，基于所述集成电路的版图将所述集成电路划分为若干个第一电路；
S1.2，基于所述第一电路构建非电学域宏模型；
S1.3，基于所述非电学域宏模型实现集成电路的非电学域仿真；
第二次到第N次执行第一仿真时：
直接进行S1.3；
所述S1.3中的仿真，
若干个所述第一电路中，若电学域参数值发生的变化能影响所述非电学域仿真，则进行所述非电学域仿真，否则不进行所述非电学域仿真。
优选地，所述S2中的第二仿真的具体过程为：
仅在首次执行第二仿真时：
S2.1，基于所述集成电路的网表将所述集成电路划分为若干个第二电路；
S2.2，基于信号流确定若干个所述第二电路之间的仿真驱动关系以及仿真先后顺序；
S2.3，基于所述第二电路构建电学域宏模型；
S2.4，基于所述电学域宏模型实现集成电路的电学域仿真；
第二次到第N次执行第一仿真时：
直接进行S2.4；
所述S2.4中的仿真，
若干个所述第二电路中，若非电学域参数值发生变化或驱动所述第二电路输入端的信号发生变化，则对所述第二电路实现集成电路的电学域仿真，否则不对进行非电学域仿真。
优选地，所述第二仿真中，划分的方法为信号流分析技术；所述划分是对电路网表中的连接关系进行划分，所述信号流分析技术应用在集成电路的信号输入端到信号的输出端之间，基于所述信号流分析技术，确定信号传播所通过的器件或第二电路的先后顺序。
优选地，所述宏模型的构建方法为：采用机器学习进行构建；且不同划分之间可并行构建模型。
优选地，基于所述电学域宏模型进行仿真还能获得所述集成电路的部分节点的电压波形，基于所述部分节点的电压波形和所述集成电路的网表，能计算其他节点的电压波形和相关器件端口或物理连线上的电流。
优选地，所述非电学域第一仿真包括以下的一种或多种：
(1)集成电路的热仿真；
(2)集成电路的器件、连线老化仿真；
(3)集成电路的光刻仿真；
(4)射线或粒子辐射集成电路仿真。
一种集成电路仿真系统，包括：第一仿真模块、第一参数值获得模块、第二仿真参数值更新模块、第二仿真模块、第二参数值获得模块、第一仿真参数值更新模块、跨域仿真调度控制模块、节点电压计算模块和电流计算模块；其中，
所述第一仿真模块，用于进行非电学域的第一仿真；
所述第一参数值获得模块，用于根据第一仿真结果获得影响电学域的第一电学域参数值；
所述第二仿真参数值更新模块，用于根据所述第一电学域参数值对集成电路的电学域更新电学域参数值；
所述第二仿真模块，用于进行电学域的第二仿真；
所述第二参数值获得模块，用于根据第二仿真结果获得影响非电学域的第二非电学域参数值；
所述第一仿真参数值更新模块，用于根据所述第二非电学域参数值对集成电路的非电学域更新非电学域参数值；
所述跨域仿真调度控制模块，用于控制所述第一仿真模块和第二仿真模块的交替执行，以及在执行仿真之前更新第一仿真模块和第二仿真模块的仿真参数值；
所述节点电压计算模块，用于获得所述第二仿真模块所得集成电路部分节点的电压波形，并基于所述部分节点的电压波形计算其他节点的电压波形；
所述电流计算模块，用于获得所述第二仿真模块所得集成电路部分节点的电压波形，并基于所述部分节点的电压波形计算相关器件端口或物理连线上的电流；
所述第一仿真模块通过所述第一参数值获得模块与所述第二仿真参数值更新模块连接，所述第二仿真参数值更新模块所述跨域仿真调度控制模块与所述第二仿真模块连接；
所述第二仿真模块通过所述第二参数值获得模块与所述第一仿真参数值更新模块连接，所述第一仿真参数值更新模块通过所述跨域仿真调度控制模块与所述第一仿真模块连接。
优选地，所述第一仿真模块包括：
第一划分子模块，用于划分所述集成电路的版图；
第一建模子模块，用于对所述集成电路的划分构建非电学域宏模型；
第一模型仿真子模块，用于基于所述非电学域宏模型实现对集成电路的非电学域仿真；
其中所述第一建模子模块包括第一机器学习子模块，用于采用机器学习方法建立非电学域宏模型。
优选地，所述第一模型仿真子模块包括：
集成电路的热仿真子模块，用于根据集成电路内部各部分的功耗对集成电路进行任仿真获得芯片的温度分布，为所述第二仿真模块提供所述集成电路中器件、连线的温度；
集成电路的器件、连线老化仿真子模块，用于根据集成电路内部各部分的温度、器件上的信号、工作时间等对集成电路的器件和连线进行老化分析，确定器件、连线的老化状态，提供给所述第二仿真模块；
集成电路的光刻仿真子模块，用于根据集成电路的版图数据进行光刻仿真，确定栅、连线等关键图形光刻之后的图形，提供给所述第二仿真模块；
射线或粒子辐射集成电路仿真子模块，用于根据集成电路的版图数据进行射线或粒子辐射环境下的仿真，计算器件阈值电压漂移等参数值，提供给所述第二仿真模块。
优选地，所述第二仿真模块包括：
第二划分子模块，用于划分实时集成电路的网表；
第二驱动关系及仿真顺序确定模块，用于根据信号流确定所述划分之间的仿真驱动关系以及所述划分之间的仿真先后顺序；
第二建模子模块，用于对所述集成电路的划分构建电学域宏模型；
第二模型仿真子模块，用于基于所述电学域宏模型实现对集成电路的电学域仿真；
其中所述第二建模子模块包括第二机器学习子模块，用于采用机器学习方法建立电学域宏模型。
本发明公开了以下技术效果：
本发明通过仿真获得影响电学域或非电学域的参数值，并更新电学域或非电学域的参数，使得下一次仿真更加精确，提升了仿真精度；在仿真过程中，通过划分进行建模，有效降低建模复杂度，且不同划分之间可以并行建模，大大提高建模速度；采用宏模型，显著减少电路仿真的节点数，从而提高电路仿真速度；相较于现有技术，本发明大大提升了非电学域对集成电路电学性能影响所导致的仿真精度和电路规模大或电路仿真次数较多所面临的仿真速度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种集成电路仿真方法中非电学域的流程示意图；
图2为一种集成电路仿真方法的流程示意图；
图3为一种集成电路仿真方法中非电学域的第一仿真流程示意图；
图4为一种集成电路仿真方法中电学域的第二仿真流程示意图；
图5为一种集成电路仿真系统中非电学域的结构示意图；
图6为一种集成电路仿真系统的结构示意图。
具体实施方式
现详细说明本发明的多种示例性实施方式，该详细说明不应认为是对本发明的限制，而应理解为是对本发明的某些方面、特性和实施方案的更详细的描述。
应理解本发明中所述的术语仅仅是为描述特别的实施方式，并非用于限制本发明。另外，对于本发明中的数值范围，应理解为还具体公开了该范围的上限和下限之间的每个中间值。在任何陈述值或陈述范围内的中间值以及任何其他陈述值或在所述范围内的中间值之间的每个较小的范围也包括在本发明内。这些较小范围的上限和下限可独立地包括或排除在范围内。
除非另有说明，否则本文使用的所有技术和科学术语具有本发明所属领域的常规技术人员通常理解的相同含义。虽然本发明仅描述了优选的方法和材料，但是在本发明的实施或测试中也可以使用与本文所述相似或等同的任何方法和材料。本说明书中提到的所有文献通过引用并入，用以公开和描述与所述文献相关的方法和/或材料。在与任何并入的文献冲突时，以本说明书的内容为准。
在不背离本发明的范围或精神的情况下，可对本发明说明书的具体实施方式做多种改进和变化，这对本领域技术人员而言是显而易见的。由本发明的说明书得到的其他实施方式对技术人员而言是显而易见的。本申请说明书和实施例仅是示例性的。
关于本文中所使用的“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于。
本发明中所述的“份”如无特别说明，均按质量份计。
实施例1
本发明公开了一种集成电路仿真方法，具体步骤如下：
S1，所述集成电路包括非电学域和电学域；
基于所述集成电路的所述非电学域进行第一仿真，基于所述第一仿真获得第一参数值，所述第一参数值包括影响电学域的第一电学域参数值，基于所述第一电学域参数值，对所述集成电路的电学域更新电学域参数值；
S2，更新后进行所述电学域的第二仿真，基于所述第二仿真获得第二参数值，所述第二参数值包括影响非电学域的第二非电学域参数值，基于所述第二非电学域参数值，对所述集成电路的非电学域更新非电学域参数值；
S3，基于所述S1和所述S2，进行仿真，直到仿真结束，用于解决非电学域对集成电路电学性能影响所导致的仿真精度问题和仿真速度问题；
其中所述仿真的结束条件包括但不限于：
(1)所述集成电路的非电学域参数值没有变化；
(2)所述集成电路节点信号没有变化；
(3)到达预设的电学仿真结束时间点。
优选地，所述S1中的第一仿真的具体过程为：
仅在首次执行第一仿真时：
S1.1，基于所述集成电路的版图将所述集成电路划分为若干个第一电路；
S1.2，基于所述第一电路构建非电学域宏模型；
S1.3，基于所述非电学域宏模型实现集成电路的非电学域仿真；
第二次到第N次执行第一仿真时：
直接进行S1.3；
所述S1.3中的仿真，
若干个所述第一电路中，若电学域参数值发生的变化能影响所述非电学域仿真，则进行所述非电学域仿真，否则不进行所述非电学域仿真。
优选地，所述S2中的第二仿真的具体过程为：
仅在首次执行第二仿真时：
S2.1，基于所述集成电路的网表将所述集成电路划分为若干个第二电路；
S2.2，基于信号流确定若干个所述第二电路之间的仿真驱动关系以及仿真先后顺序；
S2.3，基于所述第二电路构建电学域宏模型；
S2.4，基于所述电学域宏模型实现集成电路的电学域仿真；
第二次到第N次执行第一仿真时：
直接进行S2.4；
所述S2.4中的仿真，
若干个所述第二电路中，根据所述第二电路的仿真先后顺序优先对排序在前的第二电路进行电学域仿真，后对被在前所述第二电路所驱动的顺序上在后的所述第二电路进行电学域仿真；
若所述第二电路对应的非电学域参数值发生变化或驱动所述第二电路输入端的信号发生变化，则对所述第二电路根据对应的非电学域参数值和驱动所述第二电路输入端的信号变化实现集成电路的电学域仿真；否则不对所述第电路实现集成电路的电学域仿真。
优选地，所述第二仿真中，划分的方法为信号流分析技术；所述划分是对电路网表中的连接关系进行划分，所述信号流分析技术应用在集成电路的信号输入端到信号的输出端之间，基于所述信号流分析技术，确定信号传播所通过的器件或第二电路的先后顺序。
优选地，所述宏模型的构建方法为：采用机器学习进行构建；且不同划分之间可并行构建模型。
优选地，基于所述电学域宏模型进行仿真还能获得所述集成电路的部分节点的电压波形，基于所述部分节点的电压波形和所述集成电路的网表，能计算其他节点的电压波形和相关器件端口或物理连线上的电流。
优选地，所述非电学域第一仿真包括以下的一种或多种：
(1)集成电路的热仿真；
(2)集成电路的器件、连线老化仿真；
(3)集成电路的光刻仿真；
(4)射线或粒子辐射集成电路仿真。
一种集成电路仿真系统，包括：第一仿真模块、第一参数值获得模块、第二仿真参数值更新模块、第二仿真模块、第二参数值获得模块、第一仿真参数值更新模块、跨域仿真调度控制模块、节点电压计算模块和电流计算模块；其中，
所述第一仿真模块，用于进行非电学域的第一仿真；
所述第一参数值获得模块，用于根据第一仿真结果获得影响电学域的第一电学域参数值；
所述第二仿真参数值更新模块，用于根据所述第一电学域参数值对集成电路的电学域更新电学域参数值；
所述第二仿真模块，用于进行电学域的第二仿真；
所述第二参数值获得模块，用于根据第二仿真结果获得影响非电学域的第二非电学域参数值；
所述第一仿真参数值更新模块，用于根据所述第二非电学域参数值对集成电路的非电学域更新非电学域参数值；
所述跨域仿真调度控制模块，用于控制所述第一仿真模块和第二仿真模块的交替执行，以及在执行仿真之前更新第一仿真模块和第二仿真模块的仿真参数值；
所述节点电压计算模块，用于获得所述第二仿真模块所得集成电路部分节点的电压波形，并基于所述部分节点的电压波形计算其他节点的电压波形；
所述电流计算模块，用于获得所述第二仿真模块所得集成电路部分节点的电压波形，并基于所述部分节点的电压波形计算相关器件端口或物理连线上的电流；
所述第一仿真模块通过所述第一参数值获得模块与所述第二仿真参数值更新模块连接，所述第二仿真参数值更新模块所述跨域仿真调度控制模块与所述第二仿真模块连接；
所述第二仿真模块通过所述第二参数值获得模块与所述第一仿真参数值更新模块连接，所述第一仿真参数值更新模块通过所述跨域仿真调度控制模块与所述第一仿真模块连接。
优选地，所述第一仿真模块包括：
第一划分子模块，用于划分所述集成电路的版图；
第一建模子模块，用于对所述集成电路的划分构建非电学域宏模型；
第一模型仿真子模块，用于基于所述非电学域宏模型实现对集成电路的非电学域仿真；
其中所述第一建模子模块包括第一机器学习子模块，用于采用机器学习方法建立非电学域宏模型。
优选地，所述第一模型仿真子模块包括：
集成电路的热仿真子模块，用于根据集成电路内部各部分的功耗对集成电路进行任仿真获得芯片的温度分布，为所述第二仿真模块提供所述集成电路中器件、连线的温度；
集成电路的器件、连线老化仿真子模块，用于根据集成电路内部各部分的温度、器件上的信号、工作时间等对集成电路的器件和连线进行老化分析，确定器件、连线的老化状态，提供给所述第二仿真模块；
集成电路的光刻仿真子模块，用于根据集成电路的版图数据进行光刻仿真，确定栅、连线等关键图形光刻之后的图形，提供给所述第二仿真模块；
射线或粒子辐射集成电路仿真子模块，用于根据集成电路的版图数据进行射线或粒子辐射环境下的仿真，计算器件阈值电压漂移等参数值，提供给所述第二仿真模块。
优选地，所述第二仿真模块包括：
第二划分子模块，用于划分实时集成电路的网表；
第二驱动关系及仿真顺序确定模块，用于根据信号流确定所述划分之间的仿真驱动关系以及所述划分之间的仿真先后顺序；
第二建模子模块，用于对所述集成电路的划分构建电学域宏模型；
第二模型仿真子模块，用于基于所述电学域宏模型实现对集成电路的电学域仿真；
其中所述第二建模子模块包括第二机器学习子模块，用于采用机器学习方法建立电学域宏模型。
实施例2
如图1，一种集成电路仿真方法，读入集成电路设计后，首先基于集成电路设计的非电学域的第一仿真，然后根据所述第一仿真结果获得影响电学域的参数值，再为第二仿真更新影响电学域的参数值，最后基于集成电路设计的电学域的第二仿真。
通过非电学域的第一仿真获得影响电学域的参数值传递给电学域的第二仿真，使得电学域的第二仿真可以更为精确。
如图2所示，一种集成电路仿真方法，在前述方法的基础上，在第二仿真之后，根据第二仿真结果获得影响非电学域的参数值，然后为第一仿真更新影响非电学域的参数值以便进行新的第一仿真，如此交替进行第一仿真和第二仿真。
通过电学域的第二仿真获得影响非电学域的参数值，传递给非电学域的第一仿真从而使得非电学域的第二仿真可以更为精确，将如此非电学域的第一仿真获得影响电学域的参数值传递给电学域的第二仿真，使得电学域的第二仿真可以更为精确。
如图3所示，为了加快非电学域的第一仿真速度，首先划分集成电路版图，集成电路版图划分时，在二维平面或三维空间上进行划分；对集成电路每一划分建立非电学域宏模型，然后基于非电学域宏模型实现对集成电路的非电学域的第一仿真。划分之后进行建模，可以有效降低建模复杂度，且不同划分之间可以并行建模，因此可以提高建模速度。采用宏模型可以显著减少电路仿真的节点数，从而显著提高电路仿真速度。为了进一步提高仿真速度，若所述划分的电学域参数值发生变化且该变化会影响所述非电学域仿真，则对所述划分的集成电路进行所述非电学域仿真，否则不对所述划分的集成电路进行所述非电学域仿真。
如图4所示，为了加快电学域的第二仿真速度，首先划分集成电路网表；对集成电路每一划分建立电学域宏模型，然后基于电学域宏模型实现对集成电路的电学域仿真。划分之后进行建模，可以有效降低建模复杂度且不同划分之间可以并行建模，因此可以提高建模速度。在此仿真过程中，电路仿真的节点数减少，稀疏矩阵维数降低，可显著提高仿真速度。
对于集成电路A，将其划分为A0、A1、A2、A3、A4、A5，其中A0的输出连接A1的输入，A1的输出连接A2的输入和A3的输入，A2的输出连接A4的输入，A3的输入输出连接A5的输入。
使能对A1进行第二仿真的条件是A1的输入信号发生变化或影响A1第二仿真的电学域参数值(如温度)发生变化。若A1的输入信号发生变化或影响A1第二仿真的电学域参数值(如温度)发生变化，对A1进行第二仿真。按照信号流分析确定的顺序，一个是A1—>A2—>A4，另一个是A1—>A3—>A5，在A1满足使能仿真条件的前提下，根据后续划分A2、A3、A4、A5的使能仿真条件，在各划分均满足仿真使能条件的前提下，先仿真A2，后仿真A4；先仿真A3，后仿真A5。需要说明的是，A0的输出连接A1的输入，驱动关系上是A0驱动A1，A1被A0驱动，信号流顺序上A0在A1之前。
基于集成电路设计建立非电学域宏模型，宏模型多为含参数表达式模型，这种建模一是需要确定表达式，二是确定其中的参数值，可采用机器学习方法建立非电学域宏模型。采用机器学习，可以显著提高自动建模速度。
影响集成电路性能除电学因素外还有其他非电学因素，如温度、老化、光刻、射线或粒子辐射等。因此，所述非电学域第一仿真至少包括下列任一仿真：集成电路的热仿真，集成电路的器件、连线老化仿真，集成电路的光刻(lithography)仿真，射线或粒子辐射集成电路仿真。
基于宏模型仿真可以直接获得集成电路部分节点的电压波形，其他节点的电压波形则不能直接获得，因为那些节点为出现在电路仿真的方程中，在集成电路第二仿真获得部分节点电压波形之后，根据所述所得部分节点的电压信号波形和集成电路的网表信息可计算其他相关节点的电压波形，也可根据所述集成电路部分节点的电压信号波形计算相关器件端口或物理连线上的电流。
如图5，一种集成电路仿真系统，包括：第一仿真模块，基于集成电路设计的进行非电学域的第一仿真；第一参数值获得模块，根据第一仿真结果获得影响电学域的参数值，传递给第二仿真参数值更新模块；第二仿真参数值更新模块，利用所述所得电学域的参数值为第二仿真模块更新影响电学域的参数值；第二仿真模块，在所述更新的参数值下基于集成电路设计进行电学域的第二仿真。
如图6，在前述一种集成电路仿真系统基础上，增加了：第二参数值获得模块，根据第二仿真结果获得影响电学域的参数值，传递给第一仿真参数值更新模块；第一仿真参数值更新模块，利用所述所得非电学域的参数值为第一仿真更新影响非电学域的参数值；跨域仿真调度控制模块，控制所述第一仿真模块和第二仿真模块的交替执行，以及在执行仿真之前更新第一仿真模块和第二仿真模块的仿真参数值。
以上所述的实施例仅是对本发明的优选方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案做出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。

Claims (10)

1.一种集成电路仿真方法，其特征在于：包括以下步骤：
S1，所述集成电路包括非电学域和电学域；
基于所述集成电路的所述非电学域进行第一仿真，基于所述第一仿真获得第一参数值，所述第一参数值包括影响电学域的第一电学域参数值，基于所述第一电学域参数值，对所述集成电路的电学域更新电学域参数值；
S2，更新后进行所述电学域的第二仿真，基于所述第二仿真获得第二参数值，所述第二参数值包括影响非电学域的第二非电学域参数值，基于所述第二非电学域参数值，对所述集成电路的非电学域更新非电学域参数值；
S3，基于所述S1和所述S2，进行仿真，直到仿真结束，用于解决非电学域对集成电路电学性能影响所导致的仿真精度问题和仿真速度问题。
2.根据权利要求1所述的集成电路仿真方法及系统，其特征在于：所述S1中的第一仿真的具体过程为：
仅在首次执行第一仿真时：
S1.1，基于所述集成电路的版图将所述集成电路划分为若干个第一电路；
S1.2，基于所述第一电路构建非电学域宏模型；
S1.3，基于所述非电学域宏模型实现集成电路的非电学域仿真；
第二次到第N次执行第一仿真时：
直接进行S1.3；
所述S1.3中的仿真，
若干个所述第一电路中，若电学域参数值发生的变化能影响所述非电学域仿真，则进行所述非电学域仿真，否则不进行所述非电学域仿真。
3.根据权利要求1所述的集成电路仿真方法及系统，其特征在于：所述S2中的第二仿真的具体过程为：
仅在首次执行第二仿真时：
S2.1，基于所述集成电路的网表将所述集成电路划分为若干个第二电路；
S2.2，基于信号流确定若干个所述第二电路之间的仿真驱动关系以及仿真先后顺序；
S2.3，基于所述第二电路构建电学域宏模型；
S2.4，基于所述电学域宏模型实现集成电路的电学域仿真；
第二次到第N次执行第一仿真时：
直接进行S2.4；
所述S2.4中的仿真，
根据所述划分之间的仿真先后顺序；
若干个所述第二电路中，若非电学域参数值发生变化或驱动所述第二电路输入端的信号发生变化，则对所述第二电路实现集成电路的电学域仿真，否则不对进行非电学域仿真。
4.根据权利要求2或3所述的集成电路仿真方法及系统，其特征在于：所述宏模型的构建方法为：采用机器学习进行构建；且不同划分之间可并行构建模型。
5.根据权利要求3所述的集成电路仿真方法及系统，其特征在于：基于所述电学域宏模型进行仿真还能获得所述集成电路的部分节点的电压波形，基于所述部分节点的电压波形和所述集成电路的网表，能计算其他相关节点的电压波形和相关器件端口或物理连线上的电流。
6.根据权利要求1所述的集成电路仿真方法及系统，其特征在于：所述非电学域第一仿真包括以下的一种或多种：
(1)集成电路的热仿真；
(2)集成电路的器件、连线老化仿真；
(3)集成电路的光刻仿真；
(4)射线或粒子辐射集成电路仿真。
7.一种集成电路仿真系统，其特征在于：包括：
第一仿真模块、第一参数值获得模块、第二仿真参数值更新模块、第二仿真模块、第二参数值获得模块、第一仿真参数值更新模块、跨域仿真调度控制模块、节点电压计算模块和电流计算模块；其中，
所述第一仿真模块，用于进行非电学域的第一仿真；
所述第一参数值获得模块，用于根据第一仿真结果获得影响电学域的第一电学域参数值；
所述第二仿真参数值更新模块，用于根据所述第一电学域参数值对集成电路的电学域更新电学域参数值；
所述第二仿真模块，用于进行电学域的第二仿真；
所述第二参数值获得模块，用于根据第二仿真结果获得影响非电学域的第二非电学域参数值；
所述第一仿真参数值更新模块，用于根据所述第二非电学域参数值对集成电路的非电学域更新非电学域参数值；
所述跨域仿真调度控制模块，用于控制所述第一仿真模块和第二仿真模块的交替执行，以及在执行仿真之前更新第一仿真模块和第二仿真模块的仿真参数值；
所述节点电压计算模块，用于获得所述第二仿真模块所得集成电路部分节点的电压波形，并基于所述部分节点的电压波形计算其他节点的电压波形；
所述电流计算模块，用于获得所述第二仿真模块所得集成电路部分节点的电压波形，并基于所述部分节点的电压波形计算相关器件端口或物理连线上的电流；
所述第一仿真模块通过所述第一参数值获得模块与所述第二仿真参数值更新模块连接，所述第二仿真参数值更新模块所述跨域仿真调度控制模块与所述第二仿真模块连接；
所述第二仿真模块通过所述第二参数值获得模块与所述第一仿真参数值更新模块连接，所述第一仿真参数值更新模块通过所述跨域仿真调度控制模块与所述第一仿真模块连接。
8.根据权利要求7所述的集成电路仿真系统，其特征在于：所述第一仿真模块包括：
第一划分子模块，用于划分所述集成电路的版图；
第一建模子模块，用于对所述集成电路的划分构建非电学域宏模型；
第一模型仿真子模块，用于基于所述非电学域宏模型实现对集成电路的非电学域仿真；
其中所述第一建模子模块包括第一机器学习子模块，用于采用机器学习方法建立非电学域宏模型。
9.根据权利要求8所述的集成电路仿真系统，其特征在于：所述第一模型仿真子模块包括：
集成电路的热仿真子模块，用于根据集成电路内部各部分的功耗对集成电路进行任仿真获得芯片的温度分布，为所述第二仿真模块提供所述集成电路中器件、连线的温度；
集成电路的器件、连线老化仿真子模块，用于根据集成电路内部各部分的温度、器件上的信号、工作时间等对集成电路的器件和连线进行老化分析，确定器件、连线的老化状态，提供给所述第二仿真模块；
集成电路的光刻仿真子模块，用于根据集成电路的版图数据进行光刻仿真，确定栅、连线等关键图形光刻之后的图形，提供给所述第二仿真模块；
射线或粒子辐射集成电路仿真子模块，用于根据集成电路的版图数据进行射线或粒子辐射环境下的仿真，计算器件阈值电压漂移等参数值，提供给所述第二仿真模块。
10.根据权利要求7所述的集成电路仿真系统，其特征在于：所述第二仿真模块包括：
第二划分子模块，用于划分实时集成电路的网表；
第二建模子模块，用于对所述集成电路的划分构建电学域宏模型；
第二模型仿真子模块，用于基于所述电学域宏模型实现对集成电路的电学域仿真；
其中所述第二建模子模块包括第二机器学习子模块，用于采用机器学习方法建立电学域宏模型。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113392610A (zh) * 2021-08-18 2021-09-14 苏州贝克微电子有限公司 一种用于大规模集成电路瞬态分析的仿真优化方法及装置
CN116258111A (zh) * 2023-05-15 2023-06-13 贝叶斯电子科技(绍兴)有限公司 一种静态模拟集成电路版图分析方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020133785A1 (en) * 2001-03-15 2002-09-19 Kabushiki Kaisha Toshiba Semiconductor integrated circuit manufacturing method and model parameter extracting method, apparatus, and program
CN102314525A (zh) * 2010-06-30 2012-01-11 中国科学院微电子研究所 一种低功耗电路设计优化方法
US8464195B1 (en) * 2012-07-03 2013-06-11 Oracle International Corporation Integrated circuit clock analysis with macro models
CN110750946A (zh) * 2018-07-19 2020-02-04 澜至电子科技（成都）有限公司 集成电路网表仿真加速方法及其系统
CN111950220A (zh) * 2020-04-30 2020-11-17 深圳市汇芯通信技术有限公司 一种电热耦合模型建立方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020133785A1 (en) * 2001-03-15 2002-09-19 Kabushiki Kaisha Toshiba Semiconductor integrated circuit manufacturing method and model parameter extracting method, apparatus, and program
CN102314525A (zh) * 2010-06-30 2012-01-11 中国科学院微电子研究所 一种低功耗电路设计优化方法
US8464195B1 (en) * 2012-07-03 2013-06-11 Oracle International Corporation Integrated circuit clock analysis with macro models
CN110750946A (zh) * 2018-07-19 2020-02-04 澜至电子科技（成都）有限公司 集成电路网表仿真加速方法及其系统
CN111950220A (zh) * 2020-04-30 2020-11-17 深圳市汇芯通信技术有限公司 一种电热耦合模型建立方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
RAJESH MICHAEL等: "Electro-Thermal Analysis of Integrated Circuits Using Coupling of SPICE and COMSOL", 《2018 INTERNATIONAL CONFERENCE ON SIGNALS AND ELECTRONIC SYSTEMS (ICSES 2018)》 *
刘琳: "集成电路宏模型的研究与构建", 《万方学位论文数据库》 *
史冬霞: "数字集成电路老化预测及单粒子效应研究", 《万方学位论文数据库》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113392610A (zh) * 2021-08-18 2021-09-14 苏州贝克微电子有限公司 一种用于大规模集成电路瞬态分析的仿真优化方法及装置
CN113392610B (zh) * 2021-08-18 2021-11-05 苏州贝克微电子有限公司 一种用于大规模集成电路瞬态分析的仿真优化方法及装置
CN116258111A (zh) * 2023-05-15 2023-06-13 贝叶斯电子科技(绍兴)有限公司 一种静态模拟集成电路版图分析方法

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