CN112804583A - 基于dvb-s2标准的物理层信令码plsc解调方法 - Google Patents
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Abstract
本申请公开了一种基于DVB‑S2标准的物理层信令码PLSC解调方法，该方法包括：确定物理层信令码PLSC的待解调信号；将待解调信号解扰为解扰信号；对解扰信号处理，得到末位信息码和解差分序列；控制解差分序列执行RM译码处理，得到位于末位信息码前的六位在先信息码；将末位信息码和六位在先信息码进行组合，得到解调后的信息码序列；将信息码序列调制为待进行频偏估计的本地信号。本申请不仅能够得到信息码序列，还能够通过对信息码序列的调制以得到本地信号，实现对信息码序列和本地信号进行输出处理来起到双路输出的效果，使得接收端能够直接利用本地信号进行后续频偏估计，达到降低接收端后续进行频偏估计的运算量。
Description
技术领域
本申请涉及DVB-S2通信技术领域，具体涉及一种基于DVB-S2标准的物理层信令码PLSC解调方法、解调装置、解调器、终端及介质。
背景技术
DVB-S2是在基于DVB的基础下所发展出的第二代数字卫星广播标准。在第二代数字卫星广播系统的标准制定规格中，主要是以帧(Frame)作为传输的基本单位。每帧数据主要由帧头(Header)部份以及数据(Data)部份所构成，因此对于接收端来讲，如何对接收信号进行解调将会连带地影响到后端数据取得的好坏。
相关技术中，解调接收信号仅能得到7位信息码，且解调过程主要采用RM硬译码，因此存在解调性能低，资源消耗大的问题；同时解调结果无法直接供下一个模块使用，影响接收端对接收信号的处理效率的问题。
发明内容
为了解决上述至少一个技术问题，本申请提供一种基于DVB-S2标准的物理层信令码PLSC解调方法、解调装置、解调器、终端及介质。
根据本申请的第一方面，提供了一种基于DVB-S2标准的物理层信令码PLSC解调方法，该方法包括：
确定物理层信令码PLSC的待解调信号；
将待解调信号解扰为解扰信号；
对所述解扰信号进行差分检测，得到末位信息码；
对所述解扰信号进行解差分处理，得到解差分序列；
控制解差分序列执行RM译码处理，得到位于所述末位信息码前的六位在先信息码；
将所述末位信息码和六位所述在先信息码进行组合，得到解调后的信息码序列；
将所述信息码序列调制为待进行频偏估计的本地信号；
对信息码序列和本地信号进行输出处理。
根据本申请的第二方面，提供了一种解调装置，该装置包括：
PLSC确定模块，用于确定物理层信令码PLSC的待解调信号；
PLSC解扰模块，用于将待解调信号解扰为解扰信号；
差分检测模块，用于对解扰信号进行差分检测，得到末位信息码；
解差分模块，用于对解扰信号进行解差分处理，得到解差分序列；
RM译码模块，用于控制解差分序列执行RM译码处理，得到位于末位信息码前的六位在先信息码；
信息码组合模块，用于将末位信息码和六位在先信息码进行组合，得到解调后的信息码序列；
调制处理模块，用于将信息码序列调制为待进行频偏估计的本地信号；
解调输出模块，用于对信息码序列和本地信号进行输出处理。
根据本申请的第三方面，提供了一种解调器，该解调器包括：
PLSC确定电路，用于确定物理层信令码PLSC的待解调信号；
PLSC解扰电路，用于将待解调信号解扰为解扰信号；
差分检测电路，用于对解扰信号进行差分检测，得到末位信息码；
解差分电路，用于对解扰信号进行解差分处理，得到解差分序列；
RM译码电路，用于控制解差分序列执行RM译码处理，得到位于末位信息码前的六位在先信息码；
信息码组合电路，用于将末位信息码和六位在先信息码进行组合，得到解调后的信息码序列；
调制处理电路，用于将信息码序列调制为待进行频偏估计的本地信号；
解调输出电路，用于对信息码序列和本地信号进行输出处理。
根据本申请的第四方面，提供了一种终端，该终端包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时以实现上述基于DVB-S2标准的物理层信令码PLSC解调方法。
根据本申请的第五方面，提供了一种计算机可读存储介质，该介质存储有计算机可执行指令，该计算机可执行指令用于以执行上述基于DVB-S2标准的物理层信令码PLSC解调方法。
本申请实施例通过确定物理层信令码PLSC的待解调信号，以将待解调信号解扰为解扰信号，对解扰信号进行差分检测，得到末位信息码，同时对解扰信号进行解差分处理，得到解差分序列，控制解差分序列执行RM译码处理，得到位于末位信息码前的六位在先信息码，从而将末位信息码和六位在先信息码进行组合，得到解调后的信息码序列，从而将信息码序列调制为待进行频偏估计的本地信号，进而对信息码序列和本地信号进行输出处理，这种对物理层信令码PLSC的解调处理方式，不仅能够得到信息码序列实现解调目的，还能够通过二次调制以得到本地信号，对信息码序列和本地信号进行输出处理起到双路输出的效果，使得接收端能够直接利用本地信号进行后续频偏估计，达到降低接收端后续进行频偏估计的运算量，进而提高接收端对信号的处理效率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍。
图1为本申请实施例提供的一种基于DVB-S2标准的物理层信令码PLSC解调方法的流程示意图；
图2为本申请实施例提供的应用基于DVB-S2标准的物理层信令码PLSC解调方法的解调器的结构示意图；
图3为本申请实施例提供的基于DVB-S2标准的物理层信令码PLSC解调方法的应用架构的结构示意图；
图4为本申请实施例提供的基于DVB-S2标准的物理层信令码PLSC解调方法的应用架构的工作流程示意图；
图5为本申请实施例提供的基于DVB-S2标准的物理层信令码PLSC解调装置的结构示意图；
图6为本申请实施例提供的解调器的结构示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
需要说明的是，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
根据本申请的一个实施例，提供了一种基于DVB-S2标准的物理层信令码PLSC解调方法，如图1所示，该方法包括步骤S101至步骤S108。
步骤S101：确定物理层信令码PLSC的待解调信号。
具体地，DVB-S2系统的物理层数据帧结构的帧头PLHEADER由两部分特殊的同步码组成：帧起始标志SOF(Start of Frame)和物理层信令码PLSC(Physical Layer SignalingCode)。
更具体地，帧头PLHEADER一共包含90个符号，SOF是一组26个比特的固定序列，物理层信令码PLSC是64个比特组成的信令码。物理层信令码PLSC是由7比特信息码经过一阶RM(Reed-Muller)码编码后，得到的编码码字再经过固定的扰码序列加扰产生的64个比特信令码，其中，第奇数个比特与紧邻其后的第偶数个比特保持相同或相反的关系。
具体地，接收端确定物理层信令码PLSC的待解调信号。其中，待解调信号可以为物理层信令码PLSC的64个比特组成的信令码。
步骤S102：将待解调信号解扰为解扰信号。
在本申请实施例中，解扰(descrambling)是指在数字通信中，将加扰的数字信号恢复为原有数字信号的操作。
由于在数字信号的传输中，发送机往往要加扰码器，因此，相对应的接收端要加解扰器。
步骤S103：对解扰信号进行差分检测，得到末位信息码。
在本申请实施例中，差分检测(baiDifferential detection)是一种关于编码和检测的技术，即由载波到二进制信号(0和1)的相位变化。每隔t秒信号取样一次，若相位变化为180度，二进制设置为“0”；若没有发生相位变化，二进制表示为“1”。
具体地，可以通过峰值检测或加窗搜索算法，来确定末尾信息码，即组成PLSC的七个信息码的最后一位信息码。
步骤S104：对解扰信号进行解差分处理，得到解差分序列。
具体地，发送端中PLSC的生成过程如图2所示包括：
S201：RM编码；
S202：差分；
S203：加扰；
S204：π/2-BPSK映射。
参照图2可知，组成PLSC的7比特信息码s0,s1,...,s6又分为MODCOD域s0,s1,...,s4和TYPE域s5,s6，MODCOD域表示调制编码方式，TYPE域s5表示长帧或短帧，s6定义有无导频。图中首先采用一阶RM码将部分信息码s0,s1,...,s5编码为长度32的RM码c0,c1,...,c31，其中编码方式是将生成矩阵G与部分信息码s0,s1,...,s5按矩阵相乘；然后将得到的RM码c0,c1,...,c31与信息码s6差分后再按一定规则组合得到64比特的码字
记为a0,a1,...,a63；然后采用64比特的扩展m序列对a0,a1,...,a63加扰；最后再与SOF一起组成帧头后进行π/2-BPSK映射。因此，接收端需要对解扰信号进行解差分处理，将64比特的信令码还原为32比特。
步骤S105：控制差分序列执行RM译码处理，得到位于末位信息码前的六位在先信息码。
步骤S106：将末位信息码和六位在先信息码进行组合，得到信息码序列。
具体地，信息码序列表征按照预定顺序对末位信息码和六位在先信息码进行排序，得到信息码序列。
步骤S107：将信息码序列调制为待进行频偏估计的本地信号。
具体地，按照预设的参数进行调制处理。例如，按照图2所示的步骤，执行RM编码、差分、加扰以及π/2-BPSK映射的步骤，完成对信息码序列的调制。
步骤S108：对信息码序列和本地信号进行输出处理。
具体地，通过组合还原得到PLSC的7比特信息码序列。
本申请实施例通过确定物理层信令码PLSC的待解调信号，以待解调信号解扰为解扰信号，对解扰信号进行差分检测，得到末位信息码，同时对解扰信号进行解差分处理，得到解差分序列，控制解差分序列执行RM译码处理，得到位于末位信息码前的六位在先信息码，从而将末位信息码和六位在先信息码进行组合，得到解调后的信息码序列，从而将信息码序列调制为待进行频偏估计的本地信号，进而对信息码序列和本地信号进行输出处理，这种对物理层信令码PLSC的待解调信号进行解调处理方式，不仅能够得到信息码序列实现解调目的，还能够通过二次调制以得到本地信号，对信息码序列和本地信号进行输出处理，起到了双路输出的效果，使得接收端能够直接利用本地信号进行后续频偏估计，达到降低接收端后续进行频偏估计的运算量的目的，进而提高接收端对信号的处理效率。
在一些实施例中，步骤S104进一步包括：
确定所述解扰信号的奇数部分和偶数部分；
基于末位信息码，将偶数部分按照预设规则进行奇偶变换，得到偶数变换部分；
将奇数部分和偶数变换部分进行叠加，得到解差分序列。
具体地，对解扰后的PLSC信号的偶数部分进行变换得到新的偶数部分ye：
式中，yI,e和yQ,e分别表示ye的同相分量和正交分量。将偶数部分ye叠加到奇数部分yo进行更新，设更新后的数据符号为y＝[y0,y1,...,y31]。
y＝yo+ye (4)；
信号中的白噪声按照上式同样的叠加方法，其统计特性不变，但解扰信号按照上式叠加后信号获得了2倍的差分增益，提高了误码性能。
在一些实施例中，步骤S105进一步包括：
对解差分序列进行哈达玛变换，得到哈达玛变换结果；
对哈达玛变换结果进行功率计算；
依据功率计算结果和哈达玛变换结果，确定前六位在先信息码。
应用时，RM译码分为硬译码和软译码，通常软译码较硬译码具有更优的性能，常见的软译码算法包括全搜索算法及最大似然算法。其中，全搜索译码算法运算量较大且资源消耗多，因此目前较多采用性能好、运算量小且资源消耗少的最大似然译码算法。
本申请实施例采用基于快速哈达玛变换(FHT)的最大似然译码算法。
具体地，PLSC符号经过解差分后得到的32个符号为y＝[y0,y1,...,y31]，设其信道转移概率Pj(y)＝P(y|j),y∈C,j∈GF(2)。最佳译码就是使码字c＝[c0,c1,...,c31]具有最大化联合转移概率
即对所有码字c最大化度量：
式中，ε0＝{i:ci＝0}；ε1＝{i:ci＝1}。这里整数α和实数β用于得出最大似然译码，它们的取值不影响上式的最大化效果，所以取α＝2和实数
并设对数似然比L(y)＝ln[P0(y)/P1(y)]，得到：
由于部分信息码s∈GF(2)，s＝[s0,s1,...,s5]，通过生成矩阵G映射到码字c＝sG，其中vi∈G，i＝0,1,2,...,31。PLSC调制信号经过信道后为y，取值
这里L(y)∝y，于是：
式中，的接收信号y也可以看成编码生成矩阵的函数y＝Φ(vi)，所以快速哈达玛变换(FHT)定义为：
式中f为对应Φ的布尔函数，F＝ΦH32是1个长32的矢量，这里32阶系统Hadamard矩阵是H32＝[Hs,v]，
通过重复应用Sylvester构建技术得到，这样根据F(si)的符号可以确定是取b(s)＝i或b(s)＝i+2k-1，其中b为二进制转十进制函数。
因此，基于FHT的最大似然RM译码算法步骤如下：
(1)对接收信号y进行FHT得到F＝yH32；
(2)找出使F＝yH32有最大功率值的坐标i；
(3)把坐标i转换成二进制得到s0,s1,...,s4；
(4)根据最大功率值对应的F值的实部符号得s5。
通常基于FHT的最大似然RM译码算法中，在步骤(2)中会计算F＝yH32的幅值，但在FPGA实现中计算幅值的操作涉及到开根号，占用资源较多且延时大。本发明对该译码算法进行一定优化，将计算幅值转化为计算功率，该操作极大减少了计算延时，而且其译码性能没有损失。
本申请通过基于功率的最大值计算，将基于FHT的最大似然译码算法中第二步的计算幅值优化成了计算功率，该优化方法更利于FPGA实现，极大节省系统时钟资源且误码率性能没有损失。
在一些实施例中，步骤S106进一步包括：
基于预设的编码序列，将信息码编码为编码序列；
对编码序列和预设的扰码序列进行共轭相乘，并进行映射，得到本地信号。
本申请实施例中，PLSC的解调主要对接收信号的解扰和对解扰信号处理。对解扰信号的处理分两步：一步是做差分检测译出信息码s6(即末尾信息码)；另一步是先对解扰信号解差分，再将解差分之后的信号经过基于FHT的RM码译码译出其余6比特信息码；最后对译出的7比特信息码的处理也分两步：一步是送入PLSC的调制模块进行重调制，即得到该实施例提供的本地信号；另一步是直接送入输出模块。最终PLSC的解调输出为双输出，包括7比特信息码和64个调制符号。
在一些实施例中，步骤S101进一步包括：
获取待处理的接收信号；
确定接收信号的帧头；
基于帧头，确定物理层信令码PLSC的待解调信号。
具体地，接收端可以实时获取接收信号，并对接收信号进行识别；也可以先将获取到的接收信号进行缓存，这样在需要执行步骤S101的条件，进行读取，以得到接收信号。
具体地，可以基于预设的缓存模块来存储接收到的信号，从而对缓存模块进行读取，以得到待解调信号，进而对待解调信号进行解扰。这种通过设置缓存模块的方式，方便了接收端对接收信号的有效识别，避免了因处理速度较慢导致的信号丢失问题。
具体地，接收端一般逐帧读取接收信号。
下面结合图3所示的基于DVB-S2标准的物理层信令码PLSC解调方法的FPGA应用架构，以及图4所示的基于DVB-S2标准的物理层信令码PLSC解调方法进行详细说明。
参照图3所示的FPGA应用架构，PLSC的解调主要包括以下几个部分：解扰(DES)、差分检测(DIFF)、奇偶变换(OET)、数据符号更新(DSR)、快速哈达玛变换(FHT)、计算功率(CPWR)、查找最大功率及坐标(FMP_I)、译码(DEC)及输出(OUT)。参照图4可知，该FPGA应用架构首先对接收信号解扰，然后将解扰信号分两步，一步是做差分检测译出信息码s6；另一步是先对解扰信号解差分，再将解差分之后的信号经过基于FHT的RM码译码译出其余6比特信息码。将译出的7比特信息码也分两步，一步是送入PLSC的调制模块进行重调制，另一步是直接送入输出模块。最终PLSC的解调输出为双输出，包括7比特信息码和64个调制符号。
其中，解扰(DES)用于对接收数据进行解扰处理；将接收数据根据存入寄存器REG_m的序列值是0还是1来决定接收数据是否做取反运算，该运算可在FPGA实现中分别对接收数据的I_data_i和I_data_q使用三目运算符即可完成解扰操作。差分检测(DIFF)，用于对解扰数据进行差分检测译出信息码s6，即末位信息码。奇偶变换(OET)，用于完成解扰数据的奇偶位更新；根据不同的s6值，使用三目运算符将解扰数据偶数位的解扰数据des_i和des_q进行一定规则的交换，以达到对相偏不敏感的目的。数据符号更新(DSR)，用于完成对数据符号的更新；奇偶变换完成后得到更新的奇偶数据为o_data_i、o_data_q、e_data_i、e_data_q，利用公式y＝yo+ye对解扰数据进行更新，得到新的PLSC数据。快速哈达玛变换(FHT)，用于完成更新的PLSC接收数据的快速哈达玛变换；将哈达玛矩阵H32存入寄存器REG_H，对更新后的复信号y根据公式F＝yH32进行快速哈达玛变换，在FPGA中使用for循环、三目运算符及加法器实现向量和矩阵的乘累加运算。计算功率(CPWR)，用于计算哈达玛变换之后的数据的功率；FPGA中对哈达玛变换后的结果fht_i和fht_q分别取平方并求和即可得该符号对应的功率pwr_fht。查找最大功率及坐标(FMP_I)，用于采用多级比较器找出上一模块计算得到的最大功率对应的坐标max_idx。译码(DEC)，用于实现RM码译码，译出s0,s1,...,s5；将上一模块得到的功率最大值坐标max_idx转为二进制即可得到s0～s4，根据最大值对应的哈达玛变换值的符号可译出s5。输出(OUT)，用于完成PLSC解调的输出功能；该模块的输出包括两个部分，一部分是用O_dec_data输出s0～s6，另一部分是将dec_data经过PLSC_MOD重新编码调制后的mod_data用O_mod_data按照下一个模块要求的时钟输出64个2比特编码调制符号。
本申请实施例通过解扰模块(DES)和快速哈达玛变换模块(FHT)分别将扰码序列REG_m和哈达玛矩阵REG_H作为已知量存入寄存器，涉及到REG_m和REG_H的运算均采用三目运算符，既简化了代码，又节省了乘法器资源；同时，基于双输出的解调输出模块输出RM码的二进制译码结果及其重新编码调制后的PLSC符号，输出重新编码调制后的PLSC符号供下一模块使用，使得下一模块的时序控制更清晰，模块处理更为简单。
本申请的又一实施例提供了一种解调装置，如图5所示，该解调装置50包括：PLSC确定模块501、PLSC解扰模块502、差分检测模块503、解差分模块504、RM译码模块505、信息码组合模块506、调制处理模块507以及解调输出模块508。
PLSC确定模块501，用于确定物理层信令码PLSC的待解调信号；
PLSC解扰模块502，用于将待解调信号解扰为解扰信号；
差分检测模块503，用于对解扰信号进行差分检测，得到末位信息码；
解差分模块504，用于对解扰信号进行解差分处理，得到解差分序列；
RM译码模块505，用于控制解差分序列执行RM译码处理，得到位于末位信息码前的六位在先信息码；
信息码组合模块506，用于将末位信息码和六位在先信息码进行组合，得到解调后的信息码序列；
调制处理模块507，用于将信息码序列调制为待进行频偏估计的本地信号；
解调输出模块508，用于对信息码序列和本地信号进行输出处理。
本申请实施例通过确定物理层信令码PLSC的待解调信号，以将待解调信号解扰为解扰信号，对解扰信号进行差分检测，得到末位信息码，同时对解扰信号进行解差分处理，得到解差分序列，控制解差分序列执行RM译码处理，得到位于末位信息码前的六位在先信息码，从而将末位信息码和六位在先信息码进行组合，得到解调后的信息码序列，从而将信息码序列调制为待进行频偏估计的本地信号，进而对信息码序列和本地信号进行输出处理，这种对物理层信令码PLSC的解调处理方式，不仅能够得到信息码序列实现解调目的，还能够通过二次调制以得到本地信号，对信息码序列和本地信号进行输出处理起到双路输出的效果，使得接收端能够直接利用本地信号进行后续频偏估计，达到降低接收端后续进行频偏估计的运算量的目的，进而提高了接收端对信号的处理效率。
进一步地，解差分模块包括：
奇偶确定子模块，用于确定解扰信号的奇数部分和偶数部分；
奇偶变换子模块，用于基于末位信息码，将偶数部分按照预设规则进行奇偶变换，得到偶数变换部分；
数据更新子模块，将奇数部分和偶数变换部分进行叠加，得到解差分序列。
进一步地，RM译码模块包括：
序列变换子模块，用于对解差分序列进行哈达玛变换，得到哈达玛变换结果；
功率计算子模块，用于对哈达玛变换结果进行功率计算；
信息码确定子模块，用于依据功率计算结果和哈达玛变换结果，确定前六位在先信息码。
进一步地，调制处理模块包括：
基于预设的编码序列，将信息码编码为编码序列；
对编码序列和预设的扰码序列进行共轭相乘，并进行映射，得到本地信号。
进一步地，PLSC确定模块包括：
信号获取子模块，用于获取待处理的接收信号；
帧头确定子模块，用于确定接收信号的帧头；
PLSC确定子模块，用于基于帧头，确定物理层信令码PLSC的待解调信号。
本实施例的解调装置可执行本申请实施例提供的基于DVB-S2标准的物理层信令码PLSC解调方法，其实现原理相类似，此处不再赘述。
本申请的又一实施例提供了一种解调器，如图6所示，该解调器60包括：PLSC确定电路601、PLSC解扰电路602、差分检测电路603、解差分电路604、RM译码电路605、信息码组合电路606、调制处理电路607以及解调输出电路608。
PLSC确定电路601，用于确定物理层信令码PLSC的待解调信号；
PLSC解扰电路602，用于将待解调信号解扰为解扰信号；
差分检测电路603，用于对解扰信号进行差分检测，得到末位信息码；
解差分电路604，用于对解扰信号进行解差分处理，得到解差分序列；
RM译码电路605，用于控制解差分序列执行RM译码处理，得到位于末位信息码前的六位在先信息码；
信息码组合电路606，用于将末位信息码和六位在先信息码进行组合，得到解调后的信息码序列；
调制处理电路607，用于将信息码序列调制为待进行频偏估计的本地信号；
解调输出电路608，用于对信息码序列和本地信号进行输出处理。
本申请实施例通过确定物理层信令码PLSC的待解调信号，以待解调信号解扰为解扰信号，对解扰信号进行差分检测，得到末位信息码，同时对解扰信号进行解差分处理，得到解差分序列，控制解差分序列执行RM译码处理，得到位于末位信息码前的六位在先信息码，从而将末位信息码和六位在先信息码进行组合，得到解调后的信息码序列，从而将信息码序列调制为待进行频偏估计的本地信号，进而对信息码序列和本地信号进行输出处理，这种对物理层信令码PLSC的待解调信号进行解调处理方式，不仅能够得到信息码序列实现解调目的，还能够通过二次调制以得到本地信号，对信息码序列和本地信号进行输出处理起到双路输出的效果，使得接收端能够直接利用本地信号进行后续频偏估计，达到降低接收端后续进行频偏估计的运算量的目的，进而提高了接收端对信号的处理效率。
进一步地，解差分电路包括：
奇偶确定子电路，用于确定解扰信号的奇数部分和偶数部分；
奇偶变换子电路，用于基于末位信息码，将偶数部分按照预设规则进行奇偶变换，得到偶数变换部分；
数据更新子电路，将奇数部分和偶数变换部分进行叠加，得到解差分序列。
进一步地，RM译码电路包括：
序列变换子电路，用于对解差分序列进行哈达玛变换，得到哈达玛变换结果；
功率计算子电路，用于对，得到哈达玛变换结果进行功率计算；
信息码确定子电路，用于依据功率计算结果和哈达玛变换结果，确定前六位在先信息码。
进一步地，调制处理电路包括：
基于预设的编码序列，将信息码编码为编码序列；
对编码序列和预设的扰码序列进行共轭相乘，并进行映射，得到本地信号。
进一步地，PLSC确定电路包括：
信号获取子电路，用于获取待处理的接收信号；
帧头确定子电路，用于确定接收信号的帧头；
PLSC确定子电路，用于基于帧头，确定物理层信令码PLSC的待解调信号。
本实施例的解调器可执行本申请实施例提供的基于DVB-S2标准的物理层信令码PLSC解调方法，其实现原理相类似，此处不再赘述。
本申请又一实施例提供了一种终端，包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，该处理器执行计算机程序时以实现上述基于DVB-S2标准的物理层信令码PLSC解调方法。
具体地，处理器可以是CPU，通用处理器，DSP，ASIC，FPGA或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，DSP和微处理器的组合等。
具体地，处理器通过总线与存储器连接，总线可包括一通路，以用于传送信息。总线可以是PCI总线或EISA总线等。总线可以分为地址总线、数据总线、控制总线等。
存储器可以是ROM或可存储静态信息和指令的其他类型的静态存储设备，RAM或者可存储信息和指令的其他类型的动态存储设备，也可以是EEPROM、CD-ROM或其他光盘存储、光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质或者其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。
可选的，存储器用于存储执行本申请方案的计算机程序的代码，并由处理器来控制执行。处理器用于执行存储器中存储的应用程序代码，以实现上述实施例提供的解调装置或解调器的动作。
本申请又一实施例提供了一种计算机可读存储介质，存储有计算机可执行指令，该计算机可执行指令用于执行上述基于DVB-S2标准的物理层信令码PLSC解调方法。
以上所描述的装置实施例仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统可以被实施为软件、固件、硬件及其适当的组合。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
以上是对本申请的较佳实施进行了具体说明，但本申请并不局限于上述实施方式，熟悉本领域的技术人员在不违背本申请精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (10)
1.一种基于DVB-S2标准的物理层信令码PLSC解调方法，其特征在于，包括：
确定物理层信令码PLSC的待解调信号；
将所述待解调信号解扰为解扰信号；
对所述解扰信号进行差分检测，得到末位信息码；
对所述解扰信号进行解差分处理，得到解差分序列；
控制所述解差分序列执行RM译码处理，得到位于所述末位信息码前的六位在先信息码；
将所述末位信息码和六位所述在先信息码进行组合，得到解调后的信息码序列；
将所述信息码序列调制为待进行频偏估计的本地信号；
对所述信息码序列和所述本地信号进行输出处理。
2.根据权利要求1所述的方法，其特征在于，所述对所述解扰信号进行解差分处理的步骤，包括：
确定所述解扰信号的奇数部分和偶数部分；
基于所述末位信息码，将所述偶数部分按照预设规则进行奇偶变换，得到偶数变换部分；
将所述奇数部分和所述偶数变换部分进行叠加，得到所述解差分序列。
3.根据权利要求1所述的方法，其特征在于，所述控制所述解差分序列执行RM译码处理的步骤，包括：
对所述解差分序列进行哈达玛变换，得到哈达玛变换结果；
对所述哈达玛变换结果进行功率计算；
依据功率计算结果和所述哈达玛变换结果，确定前六位所述在先信息码。
4.根据权利要求1所述的方法，其特征在于，所述将所述信息码序列调制为待进行频偏估计的本地信号的步骤，包括：
基于预设的编码序列，将所述信息码编码为编码序列；
对所述编码序列和预设的扰码序列进行共轭相乘，并进行映射，得到所述本地信号。
5.根据权利要求1所述的方法，其特征在于，所述确定物理层信令码PLSC的待解调信号的步骤，包括：
获取待处理的所述接收信号；
确定所述接收信号的帧头；
基于所述帧头，确定物理层信令码PLSC的待解调信号。
6.一种解调装置，其特征在于，包括：
PLSC确定模块，用于确定物理层信令码PLSC的待解调信号；
PLSC解扰模块，用于将所述待解调信号解扰为解扰信号；
差分检测模块，用于对所述解扰信号进行差分检测，得到末位信息码；
解差分模块，用于对所述解扰信号进行解差分处理，得到解差分序列；
RM译码模块，用于控制所述解差分序列执行RM译码处理，得到位于所述末位信息码前的六位在先信息码；
信息码组合模块，用于将所述末位信息码和六位所述在先信息码进行组合，得到解调后的信息码序列；
调制处理模块，用于将所述信息码序列调制为待进行频偏估计的本地信号；
解调输出模块，用于对所述信息码序列和所述本地信号进行输出处理。
7.根据权利要求6所述的装置，其特征在于，所述解差分模块包括：
奇偶确定子模块，用于确定解扰信号的奇数部分和偶数部分；
奇偶变换子模块，用于基于末位信息码，将所述偶数部分按照预设规则进行奇偶变换，得到偶数变换部分；
数据更新子模块，将所述奇数部分和所述偶数变换部分进行叠加，得到所述解差分序列。
8.一种解调器，其特征在于，包括：
PLSC确定电路，用于确定物理层信令码PLSC的待解调信号；
PLSC解扰电路，用于将所述待解调信号解扰为解扰信号；
差分检测电路，用于对所述解扰信号进行差分检测，得到末位信息码；
解差分电路，用于对所述解扰信号进行解差分处理，得到解差分序列；
RM译码电路，用于控制所述解差分序列执行RM译码处理，得到位于所述末位信息码前的六位在先信息码；
信息码组合电路，用于将所述末位信息码和六位所述在先信息码进行组合，得到解调后的信息码序列；
调制处理电路，用于将所述信息码序列调制为待进行频偏估计的本地信号；
解调输出电路，用于对所述信息码序列和所述本地信号进行输出处理。
9.一种终端，包括：存储器、处理器及存储在该存储器上并可在该处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序以实现权利要求1至5中任一项所述的方法。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求1-5任一项所述的方法。
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| 张颖 等: "面向DVB－S2系统的最优相关间隔帧同步方法", 《电讯技术》 * |
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