CN112787635B - 一种具有输入缓冲电路的施密特触发器电路 - Google Patents

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Abstract

一种具有输入缓冲电路的施密特触发器电路，通过输入缓冲电路与低压施密特触发器电路的组合，并通过所述输入缓冲电路形成钳位电压节点以使得模拟信号输入端可能产生的高压输入信号不能对低压施密特触发器电路造成损伤，同时保持所述低压施密特触发器电路工作的逻辑正确。

Description

一种具有输入缓冲电路的施密特触发器电路
技术领域
本发明涉及施密特触发器技术，特别是一种具有输入缓冲电路的施密特触发器电路，通过输入缓冲电路与低压施密特触发器电路的组合，并通过所述输入缓冲电路形成钳位电压节点以使得模拟信号输入端可能产生的高压输入信号不能对低压施密特触发器电路造成损伤，同时保持所述低压施密特触发器电路工作的逻辑正确。
背景技术
传统的施密特触发器电路属于低压施密特触发器电路，为兼容CMOS和TTL逻辑电平，输入信号通常都小于5.5V。如果遇到高压输入信号，比如40V以上的输入信号，传统的施密特触发器电路不能承受高压，可能导致芯片损坏。显然传统的施密特触发器不能用于高压模拟信号输入。模拟信号变化大，有可能是符合低压施密特触发器的低压信号，也有可能是高压输入信号，例如达到40V以上的输入信号。本发明人认为，如果通过输入缓冲电路与低压施密特触发器电路的组合，并通过所述输入缓冲电路形成钳位电压节点，就能够使得模拟信号输入端可能产生的高压输入信号不能对低压施密特触发器电路造成损伤，同时保持所述低压施密特触发器电路工作的逻辑正确，从而大大地扩展施密特触发器在芯片电路中的应用。有鉴于此，本发明人完成了本发明。
发明内容
本发明针对现有技术中存在的缺陷或不足，提供一种具有输入缓冲电路的施密特触发器电路，通过输入缓冲电路与低压施密特触发器电路的组合，并通过所述输入缓冲电路形成钳位电压节点以使得模拟信号输入端可能产生的高压输入信号不能对低压施密特触发器电路造成损伤，同时保持所述低压施密特触发器电路工作的逻辑正确。
本发明的技术方案如下：
一种具有输入缓冲电路的施密特触发器电路，其特征在于，包括输入缓冲电路和低压施密特触发器电路，所述输入缓冲电路通过钳位电压节点连接所述低压施密特触发器电路的低压输入节点。
所述输入缓冲电路包括第三NMOS管，所述第三NMOS管的漏极连接模拟信号输入端，所述第三NMOS管的源极通过所述钳位电压节点连接第二NMOS管的漏极，所述第二NMOS管的源极接地，所述第二NMOS管的栅极与第一NMOS管的栅极互连后连接所述第一NMOS管的漏极，所述第一NMOS管的源极接地，所述第一NMOS管的漏极通过第一电流源连接电源电压端，所述电源电压端通过第二电流源分别连接第四PMOS管的源极和所述第三NMOS管的栅极，所述第四PMOS管的漏极通过第一电阻接地。
所述低压施密特触发器电路包括触发器输出端，所述触发器输出端分别连接第九PMOS管的栅极、第十NMOS管的栅极、第七PMOS管的漏极和第六NMOS管的漏极，所述第九PMOS管的漏极通过第二电阻接地，所述第十NMOS管的漏极通过第三电阻连接内部生成低电压源引入节点，所述内部生成低电压源引入节点分别连接所述第四PMOS管的栅极和第八PMOS管的源极，所述第八PMOS管的漏极分别连接所述第七PMOS管的源极和所述第九PMOS管的源极，所述第十NMOS管的源极分别连接第五NMOS管的漏极和所述第六NMOS管的源极，所述第五NMOS管的源极接地，所述第八PMOS管的栅极、所述第七PMOS管的栅极、所述第六NMOS管的栅极和所述第五NMOS管的栅极均通过所述低压输入节点连接所述钳位电压节点。
所述内部生成低电压源引入节点连接内部生成低电压源的正极，所述内部生成低电压源的负极接地。
所述第三NMOS管和所述第四PMOS管均为耐高压器件。
所述钳位电压节点的电压值高于所述低压施密特触发器电路的输入高压阈值电压。
本发明的技术效果如下：本发明一种具有输入缓冲电路的施密特触发器电路，通过在低压施密特触发器电路上设置输入缓冲电路，该输入缓冲电路将其钳位电压节点连接所述低压施密特触发器电路的低压输入节点，能够使得模拟信号输入端可能产生的高压输入信号不能对低压施密特触发器电路造成损伤，同时保持所述低压施密特触发器电路工作的逻辑正确，从而大大地扩展施密特触发器在芯片电路中的应用。
本发明增加一个输入缓冲电路，当输入信号(模拟信号输入端信号)较高时，经过缓冲的输入信号被钳位到固定的低电压下。当输入信号继续升高，经过缓冲后的输入信号电压几乎不变，而对于后续的施密特触发器电路来说，此电压已经是绝对的高电平(满足低压施密特触发器电路高于输入高压阈值电压的要求)，从而保证后续低压施密特触发器电路的正确性。
附图说明
图1是一种具有输入缓冲电路的施密特触发器电路结构示意图。图1中的中间竖直虚线的左侧为输入缓冲电路，右侧为低压施密特触发器电路(低压施密特触发器就是传统的施密特触发器，所述低压指输入信号通常不超过5.5V)。
图2是图1中节点电压波形图。图2中涉及的节点包括模拟信号输入端in，钳位电压节点A，以及触发器电压输出端out。
附图标记列示如下：VCC-电源电压或电源电压端；in-模拟信号输入端(模拟信号变化大，有可能是符合低压施密特触发器的低压信号，也有可能是高压输入信号，例如达到40V以上的输入信号)；out-触发器电压输出端；A-第一节点或钳位电压节点(钳位电压用Vclamp表示，Vclamp为低压，例如通常不超过5.5V，但相对于Vclamp低压施密特触发器是高电平)；B-第二节点或内部生成低电压源引入节点(VB即节点B的电压，VB＝Vreg，Vreg表示芯片内部产生的固定低电压以确保低压施密特触发器电路保持正常工作状态)；C-第三节点；I1-第一电流源；I2-第二电流源；M1～M3-第一至第三NMOS管；M4-第四PMOS管；M5～M6-第五至第六NMOS管；M7～M9-第七至第九PMOS管；M10-第十NMOS管；R1～R3-第一至第三电阻；Vreg-内部生成低电压源(电压值小于VCC)；Vclamp-钳位电压值；VIH-低压施密特触发器的输入高压阈值电压(上升沿的下限值，在A点输入上升沿一旦大于等于该值则out输出逻辑低，出现输出脉冲下降沿)；VIL-低压施密特触发器的输入低压阈值电压(下降沿的上限值，在A点输入下降沿一旦小于等于该值则out输出逻辑高，出现输出脉冲上升沿)；Vreg-芯片内部电路产生的固定低电压。
具体实施方式
下面结合附图(图1-图2)对本发明进行说明。
图1是一种具有输入缓冲电路的施密特触发器电路结构示意图。图2是图1中节点电压波形图。如图1至图2所示，一种具有输入缓冲电路的施密特触发器电路，包括输入缓冲电路(例如，图1中的中间竖直虚线的左侧)和低压施密特触发器电路(例如，图1中的中间竖直虚线的右侧)，所述输入缓冲电路通过钳位电压节点A连接所述低压施密特触发器电路的低压输入节点。所述输入缓冲电路包括第三NMOS管M3，所述第三NMOS管M3的漏极连接模拟信号输入端in，所述第三NMOS管M3的源极通过所述钳位电压节点A连接第二NMOS管M2的漏极，所述第二NMOS管M2的源极接地，所述第二NMOS管M2的栅极与第一NMOS管M1的栅极互连后连接所述第一NMOS管M1的漏极，所述第一NMOS管M1的源极接地，所述第一NMOS管M1的漏极通过第一电流源I1连接电源电压端VCC，所述电源电压端VCC通过第二电流源I2分别连接第四PMOS管M4的源极和所述第三NMOS管M3的栅极，所述第四PMOS管M4的漏极通过第一电阻R1接地。所述低压施密特触发器电路包括触发器输出端out，所述触发器输出端out分别连接第九PMOS管M9的栅极、第十NMOS管M10的栅极、第七PMOS管M7的漏极和第六NMOS管M6的漏极，所述第九PMOS管M9的漏极通过第二电阻R2接地，所述第十NMOS管M10的漏极通过第三电阻R3连接内部生成低电压源引入节点B，所述内部生成低电压源引入节点B分别连接所述第四PMOS管M4的栅极和第八PMOS管M8的源极，所述第八PMOS管M8的漏极分别连接所述第七PMOS管M7的源极和所述第九PMOS管M9的源极，所述第十NMOS管M10的源极分别连接第五NMOS管M5的漏极和所述第六NMOS管M6的源极，所述第五NMOS管M5的源极接地，所述第八PMOS管M8的栅极、所述第七PMOS管M7的栅极、所述第六NMOS管M6的栅极和所述第五NMOS管M5的栅极均通过所述低压输入节点连接所述钳位电压节点A。所述内部生成低电压源引入节点B连接内部生成低电压源Vreg的正极，所述内部生成低电压源Vreg的负极接地。所述第三NMOS管M3和所述第四PMOS管M4均为耐高压器件。所述钳位电压节点A的电压值Vclamp高于所述低压施密特触发器电路的输入高压阈值电压VIH。
对于标准施密特触发器，当输入电压高于阈值电压VIH，输出为低；当输入电压低于阈值电压VIL，输出为高。施密特触发器可作为波形整形电路，能将模拟信号波形整形为数字电路能够处理的方波波形，而且由于施密特触发器具有滞回特性，所以可用于抗干扰。传统的施密特触发器电路属于低压施密特触发器电路，为兼容CMOS和TTL逻辑电平，输入信号通常都小于5.5V。低压施密特触发器如图1虚线右侧电路所示，由MOS管M5～M10以及电阻R2、R3组成。此电路因为工艺所限，MOS管的Vgs breakdown voltage(栅源电压的击穿电压)一般较小，如果输入信号超过晶体管(即MOS管)所能承受的电压，电路会发生损坏，即芯片损坏。本发明增加的缓冲电路如图1所示虚线左侧部分。由晶体管M1～M4，电流源I1、I2以及电阻R1组成，其中M3和M4为高压器件，根据需求，可以选择Vds(漏源电压)能承受40V或更高电压的器件。首先内部需要生成一个固定的低压电压Vreg，此电压能确保虚线右侧低压施密特触发器电路正常工作。in端为模拟信号输入端，A点为经过缓冲的输入信号。工作时序如图2所示。当in端电压在0到Vclamp＝VB+Vsg4-Vgs3范围内(Vgs3指M3的栅源电压，Vsg4指M4的源栅电压)，晶体管M3导通，M3相当于一个电阻，A点电压与in端电压基本相等，使得低压施密特触发器接收到的信号与实际模拟信号一致，从而保证阈值电压的正确性。随着in端电压继续升高到Vclamp以后，缓冲电路的钳位功能会使A端电压不再升高，而是被钳位在Vclamp。对后续电路而言，Vclamp已经是绝对的高电平，这样一方面保证了后续逻辑的正确性，另一方面此电压也不会对后续的低压施密特触发器电路造成损伤，从而保护了芯片。
在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，均落入本发明创造的保护范围。

Claims (5)

1.一种具有输入缓冲电路的施密特触发器电路，其特征在于，包括输入缓冲电路和低压施密特触发器电路，所述输入缓冲电路通过钳位电压节点连接所述低压施密特触发器电路的低压输入节点；
所述输入缓冲电路包括第三NMOS管，所述第三NMOS管的漏极连接模拟信号输入端，所述第三NMOS管的源极通过所述钳位电压节点连接第二NMOS管的漏极，所述第二NMOS管的源极接地，所述第二NMOS管的栅极与第一NMOS管的栅极互连后连接所述第一NMOS管的漏极，所述第一NMOS管的源极接地，所述第一NMOS管的漏极通过第一电流源连接电源电压端，所述电源电压端通过第二电流源分别连接第四PMOS管的源极和所述第三NMOS管的栅极，所述第四PMOS管的漏极通过第一电阻接地。
2.根据权利要求1所述的具有输入缓冲电路的施密特触发器电路，其特征在于，所述低压施密特触发器电路包括触发器输出端，所述触发器输出端分别连接第九PMOS管的栅极、第十NMOS管的栅极、第七PMOS管的漏极和第六NMOS管的漏极，所述第九PMOS管的漏极通过第二电阻接地，所述第十NMOS管的漏极通过第三电阻连接内部生成低电压源引入节点，所述内部生成低电压源引入节点分别连接所述第四PMOS管的栅极和第八PMOS管的源极，所述第八PMOS管的漏极分别连接所述第七PMOS管的源极和所述第九PMOS管的源极，所述第十NMOS管的源极分别连接第五NMOS管的漏极和所述第六NMOS管的源极，所述第五NMOS管的源极接地，所述第八PMOS管的栅极、所述第七PMOS管的栅极、所述第六NMOS管的栅极和所述第五NMOS管的栅极均通过所述低压输入节点连接所述钳位电压节点。
3.根据权利要求2所述的具有输入缓冲电路的施密特触发器电路，其特征在于，所述内部生成低电压源引入节点连接内部生成低电压源的正极，所述内部生成低电压源的负极接地。
4.根据权利要求1所述的具有输入缓冲电路的施密特触发器电路，其特征在于，所述第三NMOS管和所述第四PMOS管均为耐高压器件。
5.根据权利要求1所述的具有输入缓冲电路的施密特触发器电路，其特征在于，所述钳位电压节点的电压值高于所述低压施密特触发器电路的输入高压阈值电压。
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