CN112786100A - 铁电存储器中的数据保持损失筛选 - Google Patents
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Abstract
本申请涉及铁电存储器中的数据保持损失筛选。所描述实例包含集成电路的数据保持可靠性筛选(45)，所述集成电路包含铁电随机存取存储器FRAM阵列。在编程为高极化电容数据状态(48)及在高温(52)下经过弛豫时间(50)之后，在各种参考电压电平(54)下测试所述FRAM阵列中的单元的经取样群组。使用在所述各种参考电压电平(54)下所述样本群组的故障位计数来导出测试参考电压(58)，接着在预调节(60)及在所述高温下经过另一弛豫间隔(62)之后，对照所述测试参考电压(58)测试(64)所述集成电路中的所有所述FRAM单元，以确定所述集成电路中易受长期数据保持故障(65)损坏的那些单元。
Description
分案申请信息
本发明专利申请是申请日为2016年2月16日、申请号为201680008003.7、发明名称为“铁电存储器中的数据保持损失筛选”的发明专利申请案的分案申请。
技术领域
本发明一般来说涉及集成电路电测试，且更明确地说涉及包含潜在地具有弱长期可靠性的铁电单元的集成电路的筛选。
背景技术
常规金属氧化物半导体(MOS)及互补MOS(CMOS)逻辑及存储器装置普遍存在于现代电子系统中，这是因为所述装置连同其高密度及大规模集成的适合性一起提供快速开关时间与低功率耗散的卓越组合。然而，根本上，那些装置本质上是易失性的，因此根据这些技术所构造的逻辑及存储器电路在移除偏置电力后即刻不保持其数据状态。尤其在移动及微型系统中，用于以非易失性方式存储存储器及逻辑状态的能力是极合意的。因此，近年来已开发用于构造非易失性装置的各种技术。
用于实现非易失性固态存储器装置的近期开发的技术涉及其中电介质材料为可极化铁电材料(例如，钛酸铅锆(PZT)或钽酸锶铋(SBT))而非通常用于非铁电电容器中的二氧化硅或氮化硅的电容器的构造。基于铁电材料的极化状态的电荷与电压(Q-V)的关系的特性中的滞后实现了那些电容器中的二进制状态的非易失性存储。相比之下，常规MOS电容器在装置断电时会失去其所存储电荷。铁电电容器可通过很大程度上可与现代CMOS集成电路兼容的过程而构造，例如通过将电容器放置在晶体管层级上方在金属导体的上覆层级之间而构造。
铁电技术用于非易失性固态读取/写入随机存取存储器(RAM)装置中。这些存储器装置(通常称为“铁电RAM”或“FeRAM”或“FRAM”装置)用于许多电子系统(特别是便携式电子装置及系统)中。FRAM因FRAM存储器的超低电力消耗而在植入式医疗装置(例如起搏器、除颤器及监测装置)中尤其具有吸引力。包含铁电电容器的各种存储器单元架构是已知的，包含其中单元中的两个铁电电容器被极化为互补状态的2T-2C(两晶体管两电容器)单元。另一类型的FRAM单元是基于众所周知的“6T”CMOS静态RAM单元，所述单元在正常操作期间操作为SRAM单元，但其中耦合到每一存储节点的铁电电容器可利用所存储数据状态而编程从而以非易失性方式保存存储器内容。在一些集成电路中，铁电电容器还实施为可编程模拟电容器。1T-1C(单晶体管单电容器)布置中所构造的铁电单元(类似于常规动态RAM存储器单元)因其小芯片面积而具有吸引力，但与较大面积2T-2C及6T单元类型的锁存相比，所述小芯片面积是以不太稳健读取性能为代价的。
图1a图解说明常规铁电电容器的Q-V特性的实例。如所展示，跨越导电板所存储的电荷(Q)取决于施加到板(V)的电压，且还取决于所述电压的近期历史。如果跨越电容器板所施加的电压V超过“强制”
那么电容器极化为“+1”状态。根据此特性，在被极化为“+1”状态之后，只要电压V保持高于强制电压–Vβ，电容器便展现+Q1的所存储电荷。相反地，如果跨越电容器板所施加的电压V的负性大于强制
那么电容器被极化为“-1”状态，且将针对低于+Vα的所施加电压V而展现为–Q2的所存储电荷。
出于集成电路中的非易失性存储的目的，铁电电容器的重要特性为在铁电电容器的经极化状态之间由铁电电容器所展现的电容的差。根本上，元件的电容是指所存储电荷与所施加电压的比率。虽然铁电电容器具有线性电容，但由于其如被电介质膜(即，铁电材料)分离的平行板的构造，因此所述铁电电容器响应于在施加极化电压后即刻发生的极化状态的改变还展现显著极化电容(即，电荷存储)。举例来说，参考图1a，铁电电容器从其“-1”状态到其“+1”状态的极化反映于相对高电容C(-1)中，从而反映响应于极化状态因超过强制电压Vα的电压而发生的改变而将极化电荷存储于电容器中。另一方面，已处于其“+1”状态的电容器因极化而展现极小电容C(+1)，这是因为其铁电域已沿所施加强制电压的方向对准，从而致使极少额外极化电荷被存储。如从以下说明将明了，所存储逻辑状态通过询问铁电电容器中的电容来辨别其极化状态而读取。
作为进一步背景，已观察到，常规铁电电容器的极化性质对氢的存在是相当敏感的。更明确地说，据信氢渗入到铁电膜中会导致铁电电容器的滞后特性的降级。在FRAM存储器应用中，此降级根据图1a的命名而由经弱化数据保持(还称为“印记降级”，特别是针对“-1”极化状态)展现。
图1b以横截面图解说明包含铁电电容器及n沟道金属氧化物半导体(MOS)晶体管的集成电路的一部分的典型构造。在此布置中，MOS晶体管在p型衬底10(或阱)的表面处得以实现，在此实例中，在安置于由浅沟槽隔离形成的隔离电介质结构15之间的作用区域处得以实现。N+源极/漏极区域14以自对准方式形成到衬底10中在多晶硅栅极元件16的相对侧上。栅极元件16通过栅极电介质17而与作用区域的表面分离，从而形成晶体管。通常在形成源极/漏极区域扩展中于栅极元件16的侧边上提供侧壁间隔件19。铁电电容器在此结构中由铁电堆叠形成，所述铁电堆叠包含其间安置有铁电材料22的导电板20a、20b(由元素金属或导电金属化合物形成，所述导电金属化合物例如金属氮化物、导电金属氧化物或硅化物或者这些层中的两者或多于两者的堆叠)。在此实例中，铁电材料22由PZT组成。底部导电板20a由导电插塞18连接到源极/漏极区域14，所述导电插塞形成到蚀刻穿过电介质膜13的触点开口中。
制造铁电电容器的常规工艺流程(例如图1b中所展示)通过将钝化膜沉积在铁电电容器结构上方已解决铁电材料的氢污染问题。举例来说，参考图1b，在铁电堆叠上方形成多个钝化膜以抑制铁电材料22的氢污染。在此常规实例中，氧化铝层24形成于铁电堆叠上方(例如)达约25nm的厚度，且既充当氢阻障并充当铁电材料22与其它钝化膜之间的化学阻障。氮化硅层25通过高密度等离子体(HDP)而形成于氧化铝层24上方(例如)达约50nm的厚度，接着通过化学气相沉积(CVD)而沉积第二氮化硅膜26达足以填充HDP氮化物25中的任何间隙或薄区(即，空隙)的厚度(例如，约50nm)，且此增加总体钝化层的厚度。然而，长期可靠性测试展示包含FRAM单元的集成电路群体的某一部分保持为随时间易受去极化损坏，而不管此钝化如何。
作为进一步背景，于2014年10月21日提出申请且以引用的方式并入本文中的同在申请中且共同让与的第US 14/519,894号专利申请案描述FRAM单元的数据保持可靠性筛选，其中高极化电容数据状态(例如，“1”状态)的读取的参考电压电平针对正测试的每一集成电路而确定。集成电路中的若干FRAM单元编程为“1”数据状态，且接着在高温下被读取。比较故障单元的数目与通过/失败阈值以确定所述集成电路是否易受长期数据保持故障损坏。
发明内容
所描述实例包含一种执行对包含铁电存储器单元的集成电路的时间零筛选的方法，所述方法检测将展现经弱化数据保持的那些单元及电路。
所描述实例提供可在呈晶片形式的集成电路上执行且可在不必改变铁电存储器的设计的情况下实施的此一方法。
根据某些实施例，一种就潜在数据保持故障而测试集成电路(每一集成电路包含铁电存储器单元，例如呈布置成阵列的1T-1C铁电随机存取存储器(FRAM)单元的形式)的方法通过以下方式而实施：将所述集成电路的FRAM单元中的多个单元编程为第一数据状态(例如，“0”数据状态)，且接着使集成电路经受高温烘烤。接着，在高温下通过以下方式对每一集成电路进行电测试：首先将第二数据状态(例如，“1”数据状态)编程到每一单元中；在所述高温下暂停达指定时间；及接着在各种参考电压电平下读取单元的多个样本群组以确定多个参考电压内的故障位的数目。针对所述集成电路依据故障位计数而计算测试参考电压电平，且集成电路的所有单元接着被编程，且在暂停之后，在所述测试参考电压下被读取。
附图说明
图1a是常规铁电电容器的电荷与电压的关系的特性的曲线图。
图1b是图解说明包含根据常规方法而构造的铁电电容器的集成电路的一部分的横截面图。
图2a及2b是图解说明常规1T-1C铁电存储器单元及其操作的呈示意图及框图形式的电气图。
图2c是图解说明图2a及2b的1T-1C铁电存储器单元的读取操作的时序图。
图3a图解说明包含1T-1C铁电随机存取存储器(FRAM)的集成电路的累积位故障分布与参考电压电平的关系的曲线图。
图3b图解说明包含1T-1C FRAM存储器的集成电路群体的故障分布与分离窗的关系的曲线图。
图4是根据实施例的时间零可靠性筛选的流程图。
图5a是包含1T-1C FRAM单元的集成电路的位故障计数与参考电压电平的关系的曲线图，其图解说明图4的实施例中的过程操作。
图5b是图解说明如图4的实施例的测试过程中所涉及的阵列中的经取样FRAM单元的布置及选择的框图。
图5c是根据图4的实施例的图解说明计算集成电路中的FRAM单元的测试参考电压的曲线图。
图6是根据另一实施例的时间零可靠性筛选的流程图。
具体实施方式
本说明书中所描述的实例性实施例实施于铁电随机存取存储器(FRAM)的制造测试中，且此实施方案在所述上下文中是特别有利的。然而，实例性实施例的概念可有益地应用于其它应用，例如应用于包含除存储器单元以外的其它类型的铁电元件的集成电路，或应用于应用于FRAM及其它铁电装置的表征或其它测试应用中。
图2a图解说明结合其可使用本文中所描述的实施例的常规1T-1C FRAM单元的典型布置。电学上，如图2a中所展示，FRAM单元2jk表示类似单元2的阵列中的单个单元，所述单元驻存于所述阵列的行j及列k中。单元2jk包含n沟道传输晶体管4及铁电电容器6。晶体管4的源极/漏极路径连接于阵列的列k的位线BLk与铁电电容器6的顶部板之间。晶体管4的栅极受阵列的行j的字线WLj控制。铁电电容器6的底部板连接到板线PL，所述板线可为阵列中(或取决于所述架构，阵列的特定部分中)的所有单元2所共用。在操作中，选择行j致使字线WLj被激励，从而接通单元2jk中(及行j中的所有单元2中)的晶体管4，所述晶体管将电容器6的顶部板连接到位线BLk。接着，耦合到位线BLk的感测电路能够感测铁电电容器6的极化状态，如下文所论述。
可实现图2a的单元2jk的一种方式是通过例如上文所论述的图1b中所展示的结构而实现。参考所述图1b，n沟道MOS晶体管4由多晶硅栅极元件16的相对侧上的N+源极/漏极区域14实现，其中栅极元件充当字线WLj且源极/漏极区域14中的一者充当位线BLk。单元2jk的铁电电容器6由分别安置在由PZT形成的铁电材料22ed下方或上方的导电板20a、20b的铁电堆叠实施。底部导电板20a由穿过电介质膜13的导电插塞18连接到源极/漏极区域14及因此连接到晶体管4。
对于1T-1C存储器单元，例如通过在接通传输晶体管4的情况下跨越位于位线BLk与板线PL之间的铁电电容器6施加电压而感测的图2a的1T-1C存储器单元，在感测时展现较高电容的极化状态通常视为“1”数据状态。在此实例中，感测操作对应于图1a的滞后图中所图解说明的操作，其中极化状态通过跨越铁电电容器6施加正电压而感测。因此，在此说明中，1T-1C FRAM单元2jk的处于其“-1”极化状态(即，展现图1a中所展示的较高电容C(-1)状态)的铁电电容器6将视为“1”数据状态，且电容器6的“+1”极化状态(较低电容C(+1)状态)将视为单元2jk的“0”数据状态。在操作中，单元2jk通过将电压施加到板线PL及位线BLk(此在字线WLj被激励的情况下将电容器6极化为所要极化状态)而编程。在此实例中，对应于图1a的“+1”极化状态的“0”数据状态通过以下方式而写入：将低电压(Vss)施加到位线BLk、接通字线WLj且接着将板线PL提高到高电压(Vcc)。相反地，对应于“-1”极化状态的“1”数据状态通过以下方式而写入：将低电压(Vss)施加到板线PL、接通字线WLj且接着将位线BLk提高到高电压(Vcc)。
图2b及2c图解说明FRAM单元2jk的读取操作。如图2b中所展示，所述读取通过以下方式而执行：将低电压Vss施加到位线BLk且接着将板线PL的电压从低电压Vss提高到高电压Vcc，其中字线WLj被激励且晶体管4被接通。板线PL及电容器6的下部板处的电压的提高根据图1a的滞后图、明确地说通过感测由单元2jk经由位线BLk传导的读取电流iR的电平而询问电容器6的极化电容。耦合到位线BLk的读出放大器8将有效地比较由读取电流iR诱发的电压与由参考电压产生器电路9产生的参考电压VREF以辨别所存储数据状态。如图2c中所展示，如果电容器6处于“+1”极化状态，那么读取电流iR将相对低，由读出放大器8解译为“0”数据状态的相对低电平(<VREF)电压转变V(0)展现。相反地，如果电容器6处于“-1”极化状态，那么读取电流iR将相对强且将产生由读出放大器8解译为“1”数据状态的相对高电平(>VREF)电压转变V(1)。在此布置中，“1”数据状态的读取具破坏性，这是因为读取操作本质上将单元2jk编程为相反数据状态。接着，通常执行回写操作以使单元2jk返回到其先前极化状态。
从长期可靠性测试已观察到，某一数目个FRAM装置保持为随时间易受去极化损坏。此去极化反映于长期(～1000小时)高温烘烤期间的数据保持故障中。这些数据保持故障据信是由氢阻障膜的不均匀性、暴露于装置群体上的氢的变化或PZT电容器中的其它物理缺陷所致，上述各者中的每一者均可导致氢渗入到铁电材料中及因此导致并入有所述材料的铁电电容器的滞后特性的降级。在FRAM存储器应用中，此降级(还称为“印记降级”)由在通过施加感测电压进行感测时展现较高电容的极化状态的经弱化数据保持展现。在跨越电容器施加正极性电压的感测操作中(如图1a中)，“-1”极化状态具有较高电容C(-1)且由于此机制而展现经弱化数据保持。在图2a及2b的单元2jk中，此较高电容(“-1”)极化状态对应于“1”数据状态，且因此经弱化数据保持针对“1”数据状态将显现为经降级读取裕度。2T-2C FRAM单元与1T-1C FRAM单元相比不太易受此类型的数据保持故障影响，此归因于因2T-2C单元的差分读取信号而产生的较大读取裕度。实际上，据信，数据保持性能在一定程度上持续限制1T-1C FRAM存储器针对许多应用的使用。
图3a图解说明如上文关于图2a及2b所描述而构造的FRAM单元2jk的阵列的读取裕度降级的此机制的行为。图3a的曲线图呈针对“0”及“1”经编程数据状态且在长期数据保持烘烤之前及在此之后的累积故障位计数与参考电压VREF的变化电平的关系的曲线图的形式，所述参考电压VREF由参考电压产生器电路9产生且在读取操作中施加到图2c的读出放大器8。参考电压VREF_NOM图解说明(例如)存储器的正常操作中所使用的标称参考电压，在导出所展示的曲线图中参考电压VREF从标称参考电压开始变化。明确地说，曲线图30、30’图解说明在增加参考电压VREF的情况下阵列中被编程为“1”数据状态但在读取时返回不正确“0”数据状态的位的累积数目。曲线图30图解说明单个FRAM阵列在数据保持烘烤之前的此性能，且曲线图30’图解说明同一阵列在125℃下进行数据保持烘烤达1000小时之后的此性能。类似地，曲线图32、32’展示在参考电压VREF降低时分别在数据保持烘烤之前及在此之后的被编程为“0”数据状态的位的累积故障数目。
如从图3a中的曲线图30到曲线图30’的移位明了，数据保持烘烤导致“1”数据状态降级，此对应于在感测操作中展现较大电容的极化状态(在此情形中，为“-1”)。相反地，较低极化电容“0”数据状态(“+1”极化状态)展现从曲线图32到曲线图32’的由数据保持烘烤所致的低得多的移位。由氢污染所致的极化损失在读取电压与极化状态具有相同极性的情况下具有较小影响。
虽然图3a图解说明单个FRAM阵列内的累积故障位，但图3b图解说明在长期数据保持烘烤之前或在此之后的各自包含FRAM存储器阵列的集成电路群体的概率分布。曲线图34、34’的水平轴对应于分离窗，即由群体(呈晶片形式)中的每一个别集成电路裸片展现的“0”与“1”数据状态之间的电压差，其中垂直轴对应于群体中的集成电路的累积百分比概率分布。曲线图34是群体在数据保持烘烤之前的概率分布曲线图，且曲线图34’是同一群体在125℃下进行数据保持烘烤达1000小时之后的概率分布曲线图。
如从图3b将明了，分离窗因数据保持烘烤而针对整个群体进行移位，且所述群体的一部分WK_pop因数据保持烘烤而展现分离窗中的较大降级，其中所述部分WK_pop的故障分布的斜率不同于群体的其余部分的斜率。据信，总体群体的此较弱部分WK_pop中的集成电路与群体的其余部分相比在操作寿命内在实际应用中具有更大故障风险。如上文所提及，由于1T-1C类型的FRAM单元与2T-2C单元相比更易受此类型的数据保持故障损坏，因此此易感性至少在一定程度上限制1T-1C FRAM存储器针对许多应用的使用。因此，在制造过程中从群体移除这些装置是合意的。
在制造时识别FRAM装置群体的此较弱部分WK_pop是困难的。识别这些弱装置的长期数据保持烘烤的持续时间在制造流程中无法被容忍，即使在样本基础也是如此。此外，经受数据保持烘烤的那些装置(即使不在较弱部分WK_pop中)因所述过程而老化。虽然针对“1”数据状态使用严格参考电压VREF(即，接近图3a的曲线图30的初始故障电压)进行的制造中的时间零电测试将消除群体中具有群体的最差读取裕度的那些集成电路(本文中还称为“装置”)，但已观察到，那些装置不一定是展现数据保持烘烤中的最大移位的装置。因此，已观察到，常规时间零电筛选使不展现数据保持易损性(错误否定)的装置不通过而使具有数据保持易损性(错误肯定)的装置通过，因而导致合格率损失而不改进群体的可靠性。
如根据本说明书中所揭示的实施例所描述，提供针对此数据保持易损性而识别及筛选集成电路且适合于在制造测试流程中实施的时间零电测试方法。这些实施例可使得1T-1C FRAM单元能够用于非易失性存储器应用中，从而具有可接受数据保持可靠性。
参考图4，在针对包含FRAM单元(例如上文所描述的1T-1C单元2jk)的集成电路执行可靠性筛选以识别具有弱数据保持可靠性的那些集成电路的实例性方法中，此可靠性筛选在制造中的某一点(通常称为呈晶片形式的集成电路的“多点探测”电测试)处被执行，此可使用在一或多个常规多点探测测试站处实施的常规电测试装备而实施。因此，根据此实施例的可靠性筛选遵循图4中的过程40，其中包含布置成存储器阵列的铁电存储器单元的集成电路以常规方式形成于半导体晶片的表面处。过程40中所制造的装置中的FRAM单元的特定布置及实施方案可广泛地变化，例如较大规模集成电路(例如微处理器或微控制器)内的或作为独立FRAM存储器集成电路而实现的一或多个FRAM存储器阵列。此外，这些实施例的可靠性筛选替代地可全部或部分地在不再呈晶片形式的个别集成电路(无论是否封装)上执行。然而，在呈晶片形式的装置上执行此筛选通常将是有利的以避免封装成本及以其它方式处理将不适合最终使用的装置。
为说明的清晰起见，参考单个集成电路(即，晶片上的“裸片”)而描述根据此实施例的可靠性筛选的以下说明。过程40中所制造的晶片上的每一裸片将以相同方式进行测试、在此测试流程中逐过程进行测试、以用于呈晶片形式的电路的电测试的常规方式进行测试。此外，此实施例及本说明书中所描述的其它实施例的可靠性筛选可使用在一或多个常规多点探测测试站处所实施的常规电测试装备而实施。
在过程42中，对晶片上的集成电路进行的电功能与参数测试使用在一或多个常规多点探测测试站处所实施的常规电测试装备而执行。在至少一个实例中，作为针对于FRAM单元的此过程42的部分而执行的特定测试包含典型功能性测试(所有单元的两种数据状态的写入及读取)、模式感测性测试、地址解码器功能性(例如，“跨步”测试)及性能测试，例如评估读取存取时间。在此实施例中，功能测试过程42将在室温(即，≤30℃)下且使用用于其读取操作的标称参考电压(例如图3a中所展示的VREF_NOM)而执行。作为功能测试过程42的一部分，晶片上的每一裸片的FRAM单元在完成功能测试过程42时被编程为具有“0”状态。在根据此实施例的过程42中被编程到FRAM单元中的“0”状态对应于上文针对单元2jk的电容器6所描述的“+1”极化状态，所述“+1”极化状态是在读取操作中展现较低极化电容的极化状态。因此，在通过跨越电容器6施加正电压而进行读取时，此“0”数据状态对应于图1a的滞后图中的C(+1)状态。
在功能测试过程42之后，在过程44中，包含经编程FRAM单元的晶片经受高温烘烤。在此实施例中已观察到，烘烤过程44会激活在长期内可能展现极化损失(至少比将由总体群体中的稳定单元展现的程度大)的那些FRAM电容器的铁电材料中的去极化机制。结合实例性实施例，已观察到，烘烤过程44的温度必须是相对高的以产生所要效应。更明确地说，已观察到，在85℃下烘烤1小时并不足以使可疑单元去极化，且因此，在此实施例中，在高于85℃的温度下执行烘烤过程44达至少约二十分钟的持续时间。在过程44中用于烘烤的条件的实例是针对根据其中铁电材料为PZT的目前技术而构造的FRAM单元在155℃下进行1小时。
在烘烤过程44之后，根据此实施例，针对晶片上的集成电路中的每一者而执行第二多点探测测试45。根据此实施例，第二多点探测测试45在高温下执行，且因此，通过将晶片放置在多点探测测试站处的经加热多点探测卡盘上而将晶片加热到高温，例如高于约60℃的温度。在此实施例的一个实施方案中，在过程46中晶片被加热到的高温为约85℃。
由于此是针对晶片上的单个集成电路裸片而执行，因此第二多点探测测试45将针对所述同一晶片上的每一裸片(跳过在功能测试过程42中被标记为出故障的任何裸片)重复进行，同时从过程46开始，晶片保持处于经加热卡盘上及因此处于高温。
在过程48中，多点探测测试装备通过以下方式而“预调节”受测试裸片(“DUT”)中的FRAM单元：首先从FRAM单元中的每一者读取“0”状态(举例来说，在标称VREF下)，且接着将FRAM单元中的每一者编程为“1”状态。如果在过程48中FRAM单元中的任一者在读取时不展现“0”状态(或另一选择为，如果有比经由冗余可修复的FRAM单元更多的FRAM单元发生故障)，那么裸片此时可被视为故障的，且针对所述裸片不需要执行测试的剩余部分。过程48中所实施的“1”状态的编程可针对数据“写入”操作以正常方式执行。DUT的所有FRAM单元此时均将被编程为此“1”数据状态。根据此实施例在过程48中被编程到FRAM单元中的此“1”数据状态对应于上文针对单元2jk的电容器6所描述的“-1”极化状态，所述“-1”极化状态是在通过跨越电容器6施加正电压而进行读取时展现较高极化电容(即，图1a中所展示的C(-1)状态)的极化状态。
根据此实施例，在预调节过程48之后，在过程50中观察到至少约十秒的暂停，其中晶片保持处于经加热卡盘上及因此处于高温。已观察到，结合此实施例，经弱化FRAM单元中的铁电材料的去极化发生于极化之后的弛豫时间内。已观察到，此去极化是时间相依的，使得过程50的暂停将增强经弱化FRAM单元中的经编程状态的漂移，从而促进对所述漂移的观察。对于PZT铁电材料，已观察到，此弛豫时间在85℃的高温下发生于十秒的时间周期内。此弛豫时间可随温度而变化，且可推知针对所关注的特定材料在特定温度下的适当原位弛豫暂停。
在过程50的暂停之后，在过程52中在参考电压的范围内读取DUT中的FRAM单元48的样本群组的内容。已发现，在1T-1C FRAM装置(例如，此实施例中的FRAM单元)中，在FRAM单元的编程及弛豫之后对FRAM单元的第一次读取对于检测去极化是关键的。常规读取操作之后的回写处理将使经编程状态恢复为在读取中所感测的状态。因此通过在变化的参考电压内执行“什穆(shmoo)”(即，单元的重复读取)可不准确确定给定FRAM单元的任何去极化的程度，这是因为仅编程及弛豫之后的第一次读取将提供对去极化的准确指示。因此，根据此实施例，操作测试装备而以取样方式确定FRAM单元从过程48中所编程的“1”数据状态去极化的程度。更明确地说，DUT中的FRAM单元的经取样群组在针对经编程“1”数据状态的数个参考电压电平VREF(k)(例如，以约5mV的步长逐步变化的一系列参考电压电平VREF(k))中的每一者下被读取。
图5a图解说明在一系列参考电压电平VREF(1)到VREF(8)内针对“0”及“1”经编程数据状态的累积故障位计数的曲线图。这些参考电压电平VREF(k)中的每一者将高于在正常操作中用于区分“0”与“1”数据状态的标称参考电压VREF_NOM，这是因为合意地样本群组中的一或多个FRAM单元应使经编程“1”数据状态在那些参考电压电平VREF(k)中的每一者下的读取发生故障。将预期，较高参考电压电平VREF(k)将致使更多FRAM单元使“1”数据状态的读取发生故障，这是因为参考电压越高需要的“1”状态读取电流便越强。故障FRAM单元的数目对参考电压电平VREF(k)的此相依性将用于识别易受去极化损坏的那些单元及装置中。
往回参考图4，在过程50的暂停之后在高温下执行读取过程52的第一实例，在此第一实例中，DUT中的FRAM单元的第一样本群组在第一参考电压电平VREF(k)下被读取以确定不返回经编程“1”数据状态的那些单元的数目。在此实施例的一个实施方案中，给定样本群组由沿着阵列中的FRAM单元2jk的一或多个行的FRAM单元构成，其中每一行由共享同一字线WLj的那些单元2jk构成。图5b图解说明此实施方案的实例，其中FRAM阵列70被视为若干具有八行的块。在此实例中，FRAM单元2jk的第一样本群组WLG(1)是行WLG(1)0、WLG(1)1、WLG(1)2等等(即，若干具有八行的块中的每一者中的第一行)中的那些样本群组。在读取过程52的此第一实例中，此第一样本群组WLG(1)的每一行中的FRAM单元2jk使用根据图2b的架构由参考电压产生器9施加到读出放大器8的参考电压电平VREF(1)而读取。在过程54中，对此第一样本群组WLG(1)中错误地返回“0”数据状态的FRAM单元2jk的数目进行计数。在图5a的实例中，参考电压电平VREF(1)是过程52的实例中所施加的参考电压电平VREF(k)中的最低者，且在此参考电压电平VREF(1)下故障单元(“位”)的数目为最左边计数68(1)。
在过程54中获得计数之后，决策55确定额外参考电压电平VREF(k)及因此额外样本群组WLG(k)是否保持为被读取。如果保持为被读取(决策55为“是”)，那么在过程56中使索引k递增，在下一参考电压电平VREF(k)下针对下一样本群组WLG(k)执行读取过程52的下一实例，且在过程54中获得在所述电平VREF(k)下所述样本群组WLG(k)中的故障位计数68(k)。以此方式重复过程52、54及决策55以及递增过程56直到已针对所有所要参考电压电平VREF(k)的对应样本群组WLG(k)评估所有所要参考电压电平VREF(k)为止，如由决策55返回“否”结果所指示。
对DUT中的FRAM单元进行取样的特定方式可不同于上文所描述的基于行的方法。然而，样本群组根据行进行的组织从测试时间角度来看通常将是高效的。此外，虽然各种样本群组不需要包含如图5b的实例中的跨越阵列而分布的FRAM单元，但在每一样本群组中包含阵列的各种位置中的单元将减小结果对装置中的单元的物理位置的相依性。此外，虽然在过程52中所读取的样本群组中的一者中包含DUT中的每一FRAM单元将通过使那些群组的样本大小最大化而提供最佳结果，但不必要包含每一FRAM单元，例如以减小测试时间。
在所有所要VREF(k)电平内确定故障位计数之后(即，在决策55返回“否”结果后)，在过程58中针对DUT而计算零故障位参考电压VREF(0)。在此实施例中，此零故障位参考电压VREF(0)在针对DUT的所评估参考电压电平VREF(k)内依据位故障计数68(k)而计算，且因此具体地且单独地针对受测试晶片上的每一裸片而计算，这是因为每一装置取决于其对去极化的特定易损性将具有不同位故障计数68(k)。执行测试序列的测试装备将能够(例如)通过如通过常规数值处理可实施的曲线拟合及外推例程在所述测试序列期间在原位计算零故障位参考电压VREF(0)。
图5c图解说明图5a中所展示的位故障计数68(k)的计算过程58的实例。在此实例中，计算过程58沿着对应于数个较低Vref(k)电平与因此从针对DUT的迭代过程52、54获得的较低位故障计数68(k)的最佳拟合线72而执行直线外推法。在图5a及5c中所展示的实例中，较低的四个位故障计数68(1)到68(4)沿着位故障计数的半对数标度大体上是线性的，且因此，最佳拟合线72沿着这四个位故障计数68(1)到68(4)延续且朝向零位故障计数(BFC)值轴线而扩展。位故障计数的半对数标度与VREF的关系上未定义真实的“零”位故障计数。因此，过程58的此实例中的零故障位参考电压VREF(0)经计算作为最佳拟合线72与小于1(例如，0.1)的选定BFC值相交处的参考电压VREF。在此情形中，“零”位故障计数实际上是非零位故障计数，且对应零故障位参考电压VREF(0)实际对应于预期大于零位故障计数处的参考电压。
如上文所提及，测试装备针对DUT而确定零故障位参考电压VREF(0)的方式可不同于图5c中所展示的直线外推法。举例来说，代替最佳拟合直线可使用不同曲线拟合及外推例程，或可选择不同特定位故障计数(BFC)值来确定零故障位参考电压VREF(0)。
再次参考图4，在决策59中，比较在过程58中所确定的零故障位参考电压VREF(0)与通过/失败阈值参考电压电平VREF(min)。阈值参考电压电平VREF(min)为先前(例如)通过表征、实验或仿真所确定的参考电压，以识别展现低于所要可靠性标准的铁电去极化性能的那些装置(换句话说，识别具有太多具有可疑可靠性的FRAM单元的那些装置)。以此方式，决策59确定针对给定DUT的经外推零故障位参考电压VREF(0)是否指示针对所述DUT的迭代过程52、54中的故障位的数目过高。此高位故障计数68(k)将表示在装置的操作寿命内对去极化的过度易损性。如果在过程58中所确定的零故障位参考电压VREF(0)低于阈值参考电压电平VREF(min)(即，决策59返回“否”结果)，那么DUT被视为电测试已发生故障。接着，第二多点探测测试45可被视为针对此DUT已完成。
如果过程58中所确定的零故障位参考电压VREF(0)满足阈值最小参考电压电平VREF(min)(即，决策59返回“是”结果)，那么第二多点探测测试45针对所述DUT继续进行以识别所述DUT的FRAM单元中易受去极化损坏的那些单元(如果有)。明确地说，那些易受损单元是展现出去极化达到如下程度的那些单元：在编程及于高温下进行弛豫之后，当使用对应于过程58中所确定的零故障位参考电压VREF(0)的参考电压VREF进行读取时未返回较高极化电容数据状态。如上文在其中如图1b中所展示的FRAM单元2jk通过跨越其电容器6施加正电压而读取的此实施例中所描述，此较高极化电容状态是图1a中所展示的C(-1)状态。此“-1”极化状态被视为“1”数据状态。
因此，在此实施例中，第二多点探测测试45的其余部分以过程60开始，其中DUT的FRAM单元2jk明确地说通过首先编程为“0”数据状态、接着编程为“1”数据状态而“预调节”，所述两个编程均在由第二多点探测测试45中先前所使用的经加热卡盘提供的相同高温(例如，高于60℃，例如处于85℃)下进行。编程过程60可首先将DUT中的所有FRAM单元2jk编程为“0”状态且接着将所有FRAM单元2jk编程为“1”数据状态。另一选择为，可适当地更改将装置的FRAM单元编程为不同数据状态的次序(例如，通过将一些单元子组编程为“0”状态且接着编程为“1”状态、之后再将下一子组编程为“0”状态)，只要被测试的所有FRAM单元均以所述次序编程为“0”状态且接着编程为“1”状态即刻。在编程过程60之后，在过程62中，再次观察晶片静止在高温下至少约十秒的暂停。如上文所描述，过程62的此暂停允许在此高温下针对新编程的“1”数据状态的弛豫时间，从而实现易受时间相依去极化损坏的那些FRAM单元的经编程状态的时间相依漂移。
在过程62的暂停之后，在过程64中在高温下使用测试参考电压VREF(Δ)来读取DUT的FRAM单元，所述测试参考电压VREF(Δ)是基于且对应于在过程58中针对所述DUT而确定的零故障位参考电压VREF(0)。针对此实施例参考图5c，通过(针对“1”数据状态情形)用零故障位参考电压VREF(0)减去裕度ΔV而确定此测试参考电压VREF(Δ)。此裕度ΔV允许某种水平的统计方差以避免过度“错误肯定”。裕度ΔV通常将是相当小的，例如大约几mV。不需要应用此裕度(即，ΔV＝0)，在此情形中，测试参考电压VREF(Δ)将与过程58中所计算的零故障位参考电压VREF(0)相同。在过程64中，DUT的在过程60中被编程为“1”状态的所有FRAM单元均使用此测试参考电压VREF(Δ)来读取。
在决策65中，测试装备确定任何FRAM单元是否使过程64的读取测试发生故障，且如果是，那么确定那些故障单元的数目及地址位置。如果未观察到故障单元(决策65返回“无”结果)，那么DUT被视为已通过根据此实施例的时间零可靠性筛选。另一方面，如果使过程64的读取发生故障的FRAM单元的数目及那些故障单元的相对地址位置低于可通过冗余“修复”(更准确地，“替换”)的单元的极限(即，如果决策65返回“<修复极限”结果)，那么过程66实施所述修复且装置被视为已通过。在此情形中，制造商可认为冗余单元还易受去极化损坏的统计可能性太低而不需要对那些新启用的单元进行类似筛选，或另一选择为，可将包含上文所描述的过程的测试序列应用于这些冗余单元。然而，如果故障FRAM单元的数目或地址位置妨碍通过冗余进行的修复(决策65返回“>修复极限”结果)，那么DUT被视为已使此可靠性筛选完全故障。
在任何情形中，在针对此特定裸片完成第二多点探测测试45之后，测试装备前进到晶片上的下一裸片，且以过程48开始以如上文所描述的类似方式针对所述下一DUT实施第二多点探测测试45的可靠性筛选。此以此方式继续进行此逐裸片测试直到已筛选晶片上的所有装置为止，在此之后，以常规方式继续进行集成电路的制造，针对所要最终产品视情况而定。
根据上文所描述的实施例，提供铁电装置的时间零筛选以识别且移除或修复在其预期操作寿命内易受长期可靠性故障损坏的那些装置。特定来说，此实施例使得能够在制造时且以观察到的用以俘获在预期操作寿命内因去极化将易受非易失性数据损失的那些装置的准确方式针对所有装置而评估铁电存储器的数据保持能力。据信，如与常规可靠性筛选相比且尤其如与经取样测试相比，这些实施例的可靠性筛选将使“错误否定”(即，通过筛选但实际上易受去极化损坏的装置)及“错误肯定”(即，使筛选发生故障但实际上不易受去极化损坏的装置)两者的发生最少化。因此，经制造且安装到系统应用中的铁电集成电路的整个群体的总体可靠性通过这些实施例而得以改进。FRAM存储器的数据保持可靠性的此改进可促进1T-1C FRAM单元针对先前需要具有较强读取裕度的2T-2C或其它单元来确保可接受数据保持性能的应用的使用，此产生那些电路中显著增加的存储器密度及容量以及经降低成本的可能性。
如上文结合FRAM单元的数据保持可靠性筛选所描述，应用测试序列，其中在DUT中的存储器单元的样本群组内对参考电压VREF进行“什穆”操作。已发现，此经取样“什穆”在铁电存储器单元的此应用中是特别有用的，这是因为在单元的编程及弛豫之后对单元的第一次读取对于检测去极化是关键的。因此，如果给定单元自身通过在多个变化的VREF值下测试所述单元而被进行“什穆”操作，那么可不准确地确定任何数据保持的薄弱程度。此经取样什穆确定可用于确定除参考电压VREF之外的参数的适当测试参数值且实际上确定具有潜在数据保持故障的其它类型的存储器装置的测试参数值。此类其它存储器装置的实例包含具有其它非易失性存储器技术的那些存储器装置(例如，电可擦除可编程只读存储器或EEPROM)及动态随机存取存储器(DRAM)、静态RAM(SRAM)及其它易失性存储器类型。就此来说，此经取样什穆方法对于筛选数据保持的薄弱点将是特别有用的，特别是在例如上文针对1T-1C FRAM所描述的情况的那些情况中更是如此，其中所关注的是特定参数的漂移而非通过对将要测试的每一单元进行“什穆”操作针对特定集成电路可确定的绝对或规格参数值。因此，此方法针对于在逐装置基础上针对每一集成电路装置的经个别化测试参数值的表征(即，群体中的每一装置将在其自身测试参数值下被测试，其中那些值在群体中的装置内可能不同)。
现在参考图6，在供结合FRAM存储器或其它存储器类型一起使用的更广义数据保持测试过程中，用于对集成电路进行电测试的测试装备将对将要测试的每一集成电路装置实施此测试过程。在过程70中，受测试装置(DUT)中的存储器单元被设定为所要数据状态，且在过程72中，DUT经受数据保持应力条件。在过程72中所应用的此数据保持应力条件用于引起或起始由此筛选寻址的数据保持机制，且过程70中的所要数据状态的设定用于以针对其所述机制在弱或易受损单元中可具有可检测效应的数据状态放置单元。举例来说，参考上文所描述的FRAM可靠性筛选，过程70是指在图4的过程42中将FRAM单元变为“0”数据状态的预调节，且过程72的数据保持应力条件是指过程44中对晶片进行的烘烤。过程70中所设定(即，写入或编程)的特定数据状态取决于特定存储器技术及数据保持故障机制，且可为“0”状态、“1”状态、多位状态(例如在一些现代EEPROM存储器中)或随单元位置(例如棋盘格)而变化的数据状态的组合。在至少一个实例中，过程72中所应用的特定数据保持应力条件包含高温暴露(例如，上文所描述)及应力电压的施加，且可涉及在那些条件下达经扩展时间的等待或暂停。
在过程74中，针对参数X的一组预定值中的一个参数值X(k)而读取DUT中的存储器单元群体中的存储器单元的样本群组k。实施过程74的经取样读取的特定方式及应用值X(k)的特定参数X是取决于所述技术及正评估的数据保持机制。过程74中可应用的参数的实例包含读取参考电压电平、电力供应器或其它偏置电压电平、信号计时(例如，时钟计时、循环计时、设置时间、保持时间等)及针对可编程非易失性存储器的情形而编程的电压电平。针对上文所描述的FRAM数据保持筛选的实例，参数X(k)对应于参考电压VREF(k)，且读取过程74对应于图4的过程48的预调节、暂停过程50及读取过程52，其中样本群组k对应于FRAM单元(即，共享共同字线的单元)的一或多个行。在过程76中，对样本群组k中使针对参数值X(k)的过程74的读取测试发生故障的存储器单元的数目进行计数。执行决策77以确定是否将评估参数X的更多值及因此更多样本群组。如果将评估参数X的更多值及因此更多样本群组(决策77为“是”)，那么在过程78中增长索引k的值，且重复进行过程74、76及决策77。
在已评估所有样本群组(决策77为“否”)之后，测试装备执行过程80以基于过程76关于在过程74中所评估的所有样本群组的结果而计算DUT的测试参数值X(0)。参考上文所描述的FRAM实例，过程80对应于过程58的零位故障参考电压VREF(0)的计算。再次，过程80中所计算的特定测试参数值X(0)将取决于正评估的特定存储器技术及数据保持故障机制。在决策81中，比较过程80中所计算的测试参数值X(0)与最小(或最大，视情况而定)阈值，且如果DUT的值X(0)不恰当，那么DUT可被视为使筛选发生故障。如果所计算测试参数值X(0)满足阈值准则(决策81为“是”)，那么在过程82中使用来自过程80的所计算测试参数值X(0)来测试DUT中的所有单元。任何故障单元或装置被修复或被视为使筛选发生故障，视情况而定，如上文所描述。
根据此实施例，结合图6所描述的经取样什穆表征方法能够确定群体当中正筛选的所述特定装置特有的测试参数值，而非使用针对群体中的所有装置而选择的且因此易受错误肯定及错误否定两种类型的错误损坏的特定参数。此筛选可用于筛选呈晶片形式的装置(即，在“多点探测”测试处)及筛选经封装装置。
虽然实施例大体描述为应用于筛选呈晶片形式的集成电路(即，在多点探测处)，但这些实施例可应用于具有铁电存储器的经封装集成电路。对于其中在每集成电路基础上确定特定参考电压的实施例，跟踪那些个别经封装集成电路的身份将是有用的。此外，在可依据表征而确定时及在集聚数据时，可应用其它通过/失败准则。此外，虽然上文关于一种二进制数据状态的实例而描述了若干实施例，但使用与本文中所描述的那些电压互补的电压针对相反数据状态也可容易地实施所述实施例。
在权利要求书的范围内，在所描述实施例中可做出若干修改，且其它实施例是可能的。
Claims (18)
1.一种制造半导体装置的方法，所述方法包括：
形成具有铁电存储器单元的半导体裸片；
将所述铁电存储器单元编程为第一数据状态；
在将所述铁电存储器单元编程为所述第一数据状态之后，在第一温度下将所述半导体裸片烘烤达第一选定持续时间；
在所述第一温度下将所述半导体裸片烘烤之后，将所述铁电存储器单元编程为第二数据状态同时所述半导体裸片在第二温度下，所述第二温度低于所述第一温度；
在将所述多个铁电存储器单元编程为所述第二数据状态之后且同时保持在所述第二温度下：
在多个参考电压的相应一者下读取所述铁电存储器单元的多个样本群组中的每一者，以确定在所述多个参考电压的每一者下的故障的铁电存储器单元的数目；及
根据在所述多个参考电压下的故障的铁电存储器单元的所述数目，确定测试参考电压；及
在所述测试参考电压下读取所述多个铁电存储器单元中的每一者；
确定响应于在所述测试参考电压下被读取而故障的铁电存储器单元的数目；
确定响应于在所述测试参考电压下被读取而故障的铁电存储器单元的所述数目是否超过修复极限数目；
当故障的铁电存储器单元的所述数目小于所述修复极限数目时将所述半导体裸片识别为通过，且封装所述半导体裸片以形成所述半导体装置。
2.根据权利要求1所述的方法，其包括对所述故障的铁电存储器单元执行修复操作。
3.根据权利要求2所述的方法，其中所述修复操作包括激活冗余铁电存储器单元以替换所述故障的铁电存储器单元。
4.根据权利要求1所述的方法，其包括当故障的铁电存储器单元的所述数目大于所述修复极限数目时将所述半导体裸片识别为故障，且不封装所述存储器裸片以形成所述半导体装置。
5.根据权利要求1所述的方法，其包括在将所述多个铁电存储器单元编程为所述第二数据状态之后且在所述多个参考电压下读取所述铁电存储器单元的所述多个样本群组之前，在所述第二温度下将所述半导体裸片暂停达第二选定持续时间。
6.根据权利要求5所述的方法，其中在所述测试参考电压下读取所述多个铁电存储器单元中的每一者包括：
将所述多个铁电存储器单元编程为所述第一数据状态；
接着将所述多个铁电存储器单元编程为所述第二数据状态；
接着在所述测试参考电压下读取所述多个铁电存储器单元。
7.根据权利要求6所述的方法，其中在所述测试参考电压下读取所述多个铁电存储器单元中的每一者还包括：
在将所述多个铁电存储器单元编程为所述第二数据状态之后且在所述测试参考电压下读取经编程的所述多个铁电存储器单元之前，在所述第二温度下将所述半导体裸片暂停达第三选定持续时间。
8.根据权利要求7所述的方法，其中：
所述第一温度为至少85℃；
所述第一选定持续时间为至少20分钟；
所述第二高温为至少60℃；及
所述第二选定持续时间和所述第三选定持续时间中的每一者为至少10秒。
9.根据权利要求1所述的方法，其中在所述测试参考电压下读取所述多个铁电存储器单元中的每一者包括：
将所述多个铁电存储器单元编程为所述第一数据状态；
接着将所述多个铁电存储器单元编程为所述第二数据状态；
接着在所述测试参考电压下读取所述多个铁电存储器单元中的每一者。
10.根据权利要求9所述的方法，在所述测试参考电压下读取所述多个铁电存储器单元中的每一者还包括：
在将所述多个铁电存储器单元编程为所述第二数据状态之后且在所述测试参考电压下读取经编程的所述多个铁电存储器单元之前，在所述第二温度下将所述半导体裸片暂停达第二选定持续时间。
11.根据权利要求10所述的方法，其中：
所述第一温度为至少85℃；
所述第一选定持续时间为至少20分钟；
所述第二高温为至少60℃；及
所述第二选定持续时间为至少10秒。
12.根据权利要求1所述的方法，其中确定所述测试参考电压包括：
在所述多个参考电压下外推故障的铁电存储器单元的所述数目，以确定零故障位参考电压；及
根据所述零故障位参考电压确定所述测试参考电压。
13.根据权利要求12所述的方法，其还包括：
将所述零故障位参考电压与阈值参考电压进行比较；及
在所述测试参考电压下读取所述多个铁电存储器单元之前且响应于所述零故障位参考电压不满足所述阈值参考电压，将所述半导体裸片标记为故障。
14.根据权利要求12所述的方法，其包括向所述零故障位参考电压施加裕度，以确定所述测试参考电压。
15.根据权利要求14所述的方法，其中所述多个铁电存储器单元中的每一者为单晶体管单电容器1T-1C单元；
其中在所述测试参考电压下读取所述多个铁电存储器单元中的每一者包括，针对每一铁电存储器单元进行以下操作：
将所述铁电存储器单元中的铁电电容器的第一板耦合到与所述铁电存储器单元相关联的位线；及
将所述位线处的电压与对应于所述测试参考电压的参考电压进行比较。
16.根据权利要求15所述的方法，其中所述第一数据状态对应于所述铁电电容器变化为第一极化状态的极化，在所述第一极化状态下所述电容器在未被施加电压的情况下保持第一极性的电压，且其中读取还包括相对于所述位线将所述铁电电容器的第二板偏置为所述第一极性相反的第二极性。
17.根据权利要求1所述的方法，其中所述半导体裸片包括集成电路。
18.根据权利要求1所述的方法，其中：
所述半导体裸片是包括多个半导体裸片的晶片的一部分；及
如果被识别为通过，所述半导体裸片在封装前与所述晶片分离。
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