CN112783426A - 存储器系统、存储器控制器和操作存储器控制器的方法 - Google Patents

存储器系统、存储器控制器和操作存储器控制器的方法 Download PDF

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Abstract

本公开涉及一种存储器系统、存储器控制器以及操作方法。通过以下操作，当存储器系统运行在读取操作之后的写入操作时，可以增强存储器系统的写入性能：将读取命令输入到存储器装置；当在存储器装置执行读取命令的读取感测操作时写入命令被输入到存储器装置时，开始输入写入命令的数据；并且，当开始输入写入命令时，向存储器装置输入写入命令的数据。

Description

存储器系统、存储器控制器和操作存储器控制器的方法
相关申请的交叉引用
本申请要求于2019年11月5日提交的申请号为10-2019-0140000的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
各个实施例总体涉及一种存储器系统、存储器装置和操作存储器系统的方法。
背景技术
例如存储装置的存储器系统基于诸如计算机、智能手机、平板电脑或各种其他电子装置中的任意一种的主机的请求来存储数据。存储器系统可以是诸如硬盘驱动器(HDD)的将数据存储在磁盘中的类型，或者是诸如固态驱动器(SDD)、通用闪存(UFS)装置或嵌入式MMC(eMMC)装置的将数据存储在非易失性存储器中的类型。
存储器系统可进一步包括用于控制存储器装置(例如，易失性存储器/非易失性存储器)的存储器控制器。存储器控制器可从主机接收命令，并且可基于所接收的命令来执行或控制针对存储器系统中的存储器装置读取数据、写入数据或擦除数据的操作。存储器控制器可驱动用于执行逻辑计算的固件来运行或控制这些操作。
存储器系统可运行从存储器装置读取特定数据，然后将其他数据写入存储器装置的操作。通常，在存储器系统从存储器装置读取特定数据的操作完成之后，执行存储器系统将其他数据写入存储器装置的操作。因此，在这种情况下，主机可能会识别出存储器系统的写入性能较低。
发明内容
各个实施例涉及一种当存储器系统在读取操作之后运行写入操作时能够增强存储器系统的写入性能的存储器系统、存储器装置和操作存储器系统的方法。
在一个方面中，本公开的实施例可提供一种存储器系统，包括：存储器装置，该存储器装置包括多个存储块；以及存储器控制器，该存储器控制器被配置成控制存储器装置。
存储器控制器可向存储器装置输入读取命令。
当在存储器装置执行读取命令的读取感测操作时,写入命令被输入到存储器装置时，存储器控制器可开始输入写入命令的数据。
当开始写入命令的输入时，存储器控制器可向存储器装置输入写入命令的数据。
当读取命令的读取感测操作完成时，存储器控制器可暂停正在进行的写入命令的数据输入。
在暂停写入命令的数据输入之后，存储器控制器可处理从存储器装置输出的读取命令的数据。
在存储器装置完成输出读取命令的数据之后，存储器控制器可恢复写入命令的数据输入。
在另一方面，本公开的实施例可提供一种存储器装置，包括：缓冲器，被配置成存储从存储器控制器输入的数据和待输出到存储器控制器的数据。
当在执行从存储器控制器输入的用于读取命令的读取感测操作时,从存储器控制器输入写入命令时，存储器装置可执行写入命令的数据输入。
当开始写入命令的输入时，可将写入命令的数据输入到缓冲器。
当读取命令的读取感测操作完成时，存储器装置可暂停输入写入命令的数据。
在暂停输入写入命令的数据之后，存储器装置可处理读取命令的数据输出。
存储器装置可从缓冲器输出读取命令的数据。
在完成读取命令的数据输出之后，存储器装置可恢复输入写入命令的数据。
在另一方面，本公开的实施例可提供一种操作存储器系统的方法，该存储器系统包括存储器装置和被配置成控制存储器装置的存储器控制器，该方法包括：向存储器装置输入读取命令。
该操作存储器系统的方法可包括当在存储器装置执行读取命令的读取感测操作时，写入命令被输入到存储器装置时，开始输入写入命令的数据。
当开始写入命令的输入时，可将写入命令的数据输入到存储器装置。
该操作存储器系统的方法可进一步包括当完成读取命令的读取感测操作时，暂停输入写入命令的数据。
该操作存储器系统的方法可进一步包括在暂停写入命令的数据输入之后，处理从存储器装置输出的读取命令的数据。
该操作存储器系统的方法可进一步包括在存储器装置完成输出读取命令的数据之后，恢复输入写入命令的数据。
在又一方面，本公开的实施例可提供一种存储器装置的操作方法，该操作方法包括：感测单元阵列中存储的数据，并且将所感测的数据存储在读取缓冲器中，同时通过输入/输出(I/O)端子接收写入数据并且写入在写入缓冲器中。
该存储器装置的操作方法可包括在暂停接收写入数据时，通过I/O端子从读取缓冲器输出所感测的数据。
该存储器装置的操作方法可包括在完成输出所感测的数据之后，恢复通过I/O端子接收写入数据。
读取缓冲器、写入缓冲器、单元阵列和I/O端子可包括在存储器装置中。
根据本公开的实施例，当存储器系统运行在读取操作之后的写入操作时，可增强由存储器系统提供的写入性能。
附图说明
图1是示出根据本公开的实施例的存储器系统的配置的示意图。
图2是示意性地示出根据本公开的实施例的存储器装置的框图。
图3是示意性地示出根据本公开的实施例的存储器装置的代表性存储块的示图。
图4是示出根据本公开的实施例的存储器装置的字线和位线的结构的示图。
图5是示出根据本公开的实施例的存储器控制器输入读取命令RD_CMD的操作的示意图。
图6是示出根据本公开的实施例的存储器装置开始读取命令RD_CMD的读取感测的操作的示意图。
图7是示出根据本公开的实施例的存储器控制器输入写入命令WR_CMD的操作的示意图。
图8是示出根据本公开的实施例的存储器控制器开始写入命令WR_CMD的数据输入的操作的示图。
图9是示出根据本公开的实施例的存储器控制器暂停输入写入命令WR_CMD的数据的操作的示图。
图10是示出根据本公开的实施例的存储器装置开始读取命令RD_CMD的数据输出的操作的示图。
图11是示出根据本公开的实施例的存储器控制器恢复写入命令WR_CMD的数据输入的操作的示图。
图12是示出根据本公开的实施例的存储器控制器以段为单位执行写入命令WR_CMD的数据输入的操作的示图。
图13是示出根据本公开的实施例的存储器系统的操作的流程图。
图14是示出根据本公开的实施例的操作存储器系统的方法的流程图。
图15是示出根据本公开的实施例的计算系统的配置的示图。
具体实施方式
以下将参照附图详细描述本公开的各个实施例。然而，本发明的方面和特征可以不同的方式来实现以形成其他实施例，其他实施例包括任何所公开的实施例的变型。因此，本发明不限于本文所述的实施例。相反的，提供所描述的实施例，使得本公开是彻底且完整的，并且将向本发明所属领域的技术人员完全传达本公开。在整个本公开中，相同的附图标记在本公开的各个附图和示例中指代相同的部件。还应当注意的是，对“一个实施例”、“另一实施例”等的参考不一定仅表示仅一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。
图1是示意性地示出根据本公开的实施例的存储器系统100的示图。
参照图1，存储器系统100可包括存储数据的存储器装置110和控制存储器装置110的存储器控制器120。
存储器装置110包括多个存储块，并且响应于存储器控制器120的控制而操作。存储器装置110的操作可包括例如读取操作、编程操作(也被称为写入操作)和擦除操作。
存储器装置110可包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元(也被简称为“单元”)。这种存储器单元阵列可存在于存储块中。
例如，存储器装置110可被实现为诸如以下的各种类型中的任意一种：DDR SDRAM(双倍数据速率同步动态随机存取存储器)、LPDDR4(低功率双倍数据速率4)SDRAM、GDDR(图形双倍数据速率)SDRAM、LPDDR(低功率DDR)、RDRAM(Rambus动态随机存取存储器)、NAND闪速存储器、3D NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和自旋转移力矩随机存取存储器(STT-RAM)。
存储器装置110可以三维阵列结构实现。本公开的实施例不仅可应用于其中电荷存储层由导电浮栅配置的闪速存储器装置，还可应用于其中电荷存储层由介电层配置的电荷撷取闪存(CTF)。
存储器装置110被配置成从存储器控制器120接收命令、地址等，并且访问存储器单元阵列中的由地址选择的区域。换言之，存储器装置110可对由地址选择的区域执行与命令相对应的操作。
例如，存储器装置110可执行编程操作、读取操作和擦除操作。在编程操作中，存储器装置110可将数据编程到由地址选择的区域。在读取操作中，存储器装置110可从由地址选择的区域读取数据。在擦除操作中，存储器装置110可擦除由地址选择的区域中存储的数据。
存储器控制器120可控制存储器装置110的写入(编程)操作、读取操作、擦除操作和后台操作。例如，后台操作可包括垃圾收集(GC)操作、损耗均衡(WL)操作、坏块管理(BBM)操作等中的至少一种。
存储器控制器120可根据主机的请求来控制存储器装置110的操作。即使在没有主机的请求的情况下，存储器控制器120也可控制存储器装置110的操作。
存储器控制器120和主机可以是分开的装置，或者存储器控制器120和主机可集成到一个装置中。以下基于存储器控制器120和主机是分开的装置来进行描述。
参照图1，存储器控制器120可包括存储器接口122和控制电路123，并且可进一步包括主机接口121。
主机接口121提供用于与主机通信的接口。
当从主机接收命令时，控制电路123可通过主机接口121接收命令，然后可执行处理所接收命令的操作。
存储器接口122与存储器装置110联接，从而提供用于与存储器装置110通信的接口。也就是说，存储器接口122可被配置成响应于控制电路123的控制而提供存储器装置110和存储器控制器120之间的接口。
控制电路123执行存储器控制器120的一般控制操作，从而控制存储器装置110的操作。为此，例如，控制电路123可包括处理器124和工作存储器125中的至少一个。在实施例中，控制电路123可进一步包括错误检测和校正电路(ECC电路)126。
处理器124可控制存储器控制器120的一般操作，并且可执行逻辑计算。处理器124可通过主机接口121与主机通信，并且可通过存储器接口122与存储器装置110通信。
处理器124可执行闪存转换层(FTL)的功能。处理器124可通过闪存转换层(FTL)将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。闪存转换层(FTL)可接收逻辑块地址(LBA)，并且通过使用映射表来将所接收的逻辑块地址(LBA)转换为物理块地址(PBA)。
根据映射单位，存在闪存转换层的各种地址映射方法。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器124被配置成使从主机接收的数据随机化。例如，处理器124可通过使用随机化种子来使从主机接收的数据随机化。将存储的经随机化数据提供到存储器装置110，并且编程到存储器单元阵列。
处理器124被配置成在读取操作中使从存储器装置110接收的数据去随机化。例如，处理器124可通过使用去随机化种子来使从存储器装置110接收的数据去随机化。经去随机化数据可输出到主机。
处理器124可通过运行固件来控制存储器控制器120的操作。换言之，为了控制存储器控制器120的一般操作并且执行逻辑计算，处理器124可运行(驱动)在启动时加载到工作存储器125的固件。
作为待在存储器系统100中运行的程序，固件可包括各种功能层。
例如，固件可包括闪存转换层(FTL)、主机接口层(HIL)、闪存接口层(FIL)等之中的至少一个，其中闪存转换层(FTL)执行从主机向存储器系统100请求的逻辑地址与存储器装置110的物理地址之间的转换功能；主机接口层(HIL)用于分析从主机向作为存储装置的存储器系统100请求的命令，并且将所分析的命令传送到闪存转换层(FTL)；闪存接口层(FIL)将从闪存转换层(FTL)指示的命令传送到存储器装置110。
例如，这种固件可存储在存储器装置110中，然后被加载到工作存储器125。
工作存储器125可存储驱动存储器控制器120所必需的固件、程序代码、命令和数据。例如，作为易失性存储器，工作存储器125可包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)中的至少一种。
错误检测和校正电路126可被配置成通过检查目标数据来检测错误位，并且通过使用错误校正码来校正检测到的错误位。此处，目标数据可以例如是工作存储器125中存储的数据、从存储器装置110读取的数据等。
错误检测和校正电路126可通过使用错误校正码来实现对数据的解码。错误检测和校正电路126可由各种代码解码器来实现。例如，可使用执行非系统代码解码的解码器或执行系统代码解码的解码器。
例如，错误检测和校正电路126可以扇区为单位来检测每个读取数据的错误位。即，每个读取数据可由多个扇区构成。扇区可表示小于作为闪速存储器的读取单位的页面的数据单位。构成每个读取数据的扇区可通过地址而彼此匹配。
错误检测和校正电路126可以扇区为单位来计算位错误率(BER)，并且可确定错误是否是可校正的。例如，在位错误率(BER)高于参考值的情况下，错误检测和校正电路126可确定相应扇区是不可校正的或失败。另一方面，在位错误率(BER)低于参考值的情况下，错误检测和校正电路126可确定相应扇区是可校正的或通过。
错误检测和校正电路126可对所有读取数据顺序地执行错误检测和校正操作。在读取数据中的扇区是可校正的情况下，错误检测和校正电路126可省略针对下一读取数据的相应扇区的错误检测和校正操作。如果以这种方式完成了对所有读取数据的错误检测和校正操作，则错误检测和校正电路126可检测最后被确定为不可校正的扇区。可能存在一个或多个被确定为不可校正的扇区。错误检测和校正电路126可将关于被确定为不可校正的扇区的信息(例如，地址信息)传送到处理器124。
总线127可被配置成提供在存储器控制器120的组件121、122、124、125和126之间的通道。例如，总线127可包括用于传送各种控制信号、命令等的控制总线，以及用于传送各种数据的数据总线等。
存储器控制器120的上述组件121、122、124、125和126仅是示例性的。这些组件中的两个或更多个(或他们的功能)可集成到单个组件中。在一些配置中，可省略所示出组件中的一个或多个，而在其他配置中，可包括未示出的一个或多个其他组件。
下文将参照图2进一步详细描述存储器装置110。
图2是示意性地示出根据本公开的实施例的存储器装置110的框图。
参照图2，存储器装置110可包括存储器单元阵列210、地址解码器220、读取和写入电路230、控制逻辑240和电压生成电路250。
存储器单元阵列210可包括多个存储块BLK1至BLKz(z是2或更大的自然数)。
在多个存储块BLK1至BLKz中，可设置多个字线WL和多个位线BL，并且可布置多个存储器单元(MC)。
多个存储块BLK1至BLKz可通过多个字线WL与地址解码器220联接。多个存储块BLK1至BLKz可通过多个位线BL与读取和写入电路230联接。
多个存储块BLK1至BLKz中的每一个可包括多个存储器单元。例如，多个存储器单元可以是非易失性存储器单元，并且可由具有垂直沟道结构的非易失性存储器单元来配置。
存储器单元阵列210可由二维结构的存储器单元阵列来配置，或者可由三维结构的存储器单元阵列来配置。
存储器单元阵列210中包括的多个存储器单元中的每一个可存储至少1位数据。例如，存储器单元阵列210中的多个存储器单元中的每一个可以是存储1位数据的单层单元(SLC)、存储2位数据的多层单元(MLC)、存储3位数据的三层单元(TLC)、存储4位数据的四层单元(QLC)或者存储5位或更多位数据的更多层单元。
参照图2，地址解码器220、读取和写入电路230、控制逻辑240和电压生成电路250可共同作为驱动存储器单元阵列210的外围电路来操作。
地址解码器220可通过多个字线WL联接到存储器单元阵列210。
地址解码器220可被配置成响应于控制逻辑240的控制而操作。
地址解码器220可通过存储器装置110中的输入/输出缓冲器来接收地址。地址解码器220可被配置成对所接收地址中的块地址进行解码。地址解码器220可根据所解码的块地址来选择至少一个存储块。
地址解码器220可从电压生成电路250接收读取电压Vread和通过电压Vpass。
在读取操作期间的读取电压施加操作中，地址解码器220可将读取电压Vread施加到所选择存储块中的所选择字线WL，并且可将通过电压Vpass施加到剩余的未选择字线WL。
在编程验证操作中，地址解码器220可将在电压生成电路250中生成的验证电压施加到所选择存储块中的所选择字线WL，并且可将通过电压Vpass施加到剩余的未选择字线WL。
地址解码器220可被配置成对所接收地址中的列地址进行解码。地址解码器220可将所解码的列地址传输到读取和写入电路230。
可以页面为单位来执行存储器装置110的读取操作和编程操作。请求读取操作或编程操作时接收的地址可包括块地址、行地址和列地址中的至少一个。
地址解码器220可根据块地址和行地址来选择一个存储块和一个字线。列地址可由地址解码器220解码并且提供到读取和写入电路230。
地址解码器220可包括块解码器、行解码器、列解码器和地址缓冲器中的至少一个。
读取和写入电路230可包括多个页面缓冲器PB。读取和写入电路230可在存储器单元阵列210的读取操作中作为读取电路来操作，并且可在存储器单元阵列210的写入操作中作为写入电路来操作。
上述的读取和写入电路230也可被称为包括多个页面缓冲器PB的页面缓冲器电路或数据寄存器电路。读取和写入电路230可包括用于数据处理的数据缓冲器。在另一实施例中，读取和写入电路230可进一步包括用于高速缓存功能的高速缓存缓冲器。
多个页面缓冲器PB可通过多个位线BL联接到存储器单元阵列210。在读取操作和编程验证操作中，多个页面缓冲器PB可连续地或规律地向与存储器单元联接的位线BL供应感测电流，以感测存储器单元的阈值电压(Vth)，并且可通过感测节点感测根据相应存储器单元的编程状态流动的电流量发生改变来锁存感测数据。
读取和写入电路230可响应于从控制逻辑240输出的页面缓冲器控制信号而操作。
在读取操作中，读取和写入电路230通过感测存储器单元中的数据来临时存储读取数据，然后将数据DATA输出到存储器装置110的输入/输出缓冲器。在实施例中，除了页面缓冲器PB或页面寄存器之外，读取和写入电路230还可包括列选择电路等。
控制逻辑240可与地址解码器220、读取和写入电路230和电压生成电路250联接。控制逻辑240可通过存储器装置110的输入/输出缓冲器来接收命令CMD和控制信号CTRL。
控制逻辑240可被配置成响应于控制信号CTRL来控制存储器装置110的一般操作。控制逻辑240可输出用于调整多个页面缓冲器PB的感测节点的预充电电位电平的控制信号。
控制逻辑240可控制读取和写入电路230来执行存储器单元阵列210的读取操作。电压生成电路250可响应于从控制逻辑240输出的电压生成电路控制信号而生成在读取操作中使用的读取电压Vread和通过电压Vpass。
图3是示意性地示出根据本公开的实施例的存储器装置110的代表性存储块BLK的示图。
参照图3，例如，存储块BLK可被配置成在彼此相交的方向上设置的多个页面PG和多个串STR。
多个页面PG对应于多个字线WL，并且多个串STR对应于多个位线BL。
在存储块BLK中，多个字线WL和多个位线BL可设置成彼此相交。例如，可在行方向上设置多个字线WL中的每一个，并且可在列方向上设置多个位线BL中的每一个。再例如，可在列方向上设置多个字线WL中的每一个，并且可在行方向上设置多个位线BL中的每一个。
可在字线WL和位线BL的各个相交处限定多个存储器单元MC。晶体管TR可设置在每个存储器单元MC中。
例如，晶体管TR可包括漏极、源极和栅极。晶体管TR的漏极(或源极)可直接或经由另一晶体管TR与相应位线BL联接。晶体管TR的源极(或漏极)可直接或经由另一晶体管TR与源极线(其可以是地)联接。晶体管TR的栅极可包括被电介质包围的浮栅FG和从字线WL向其施加栅极电压的控制栅极CG。
在多个存储块BLK1至BLKz中的每一个中，第一选择线(也被称为源极选择线或漏极选择线)可附加地设置在更邻近读取和写入电路230的第一最外字线的外部，并且第二选择线(也被称为漏极选择线或源极选择线)可附加地设置在第二最外字线的外部。
可在第一最外字线和第一选择线之间设置至少一个虚设字线。也可在第二最外字线和第二选择线之间设置至少一个虚设字线。
当存储器装置110具有如图3所示的存储块结构时，可以页面为单位来执行读取操作和编程操作(写入操作)，并且可以存储块为单位来执行擦除操作。
图4是示出根据本公开的实施例的存储器装置110的字线WL和位线BL的结构的示图。
参照图4，在存储器装置110中，存在存储器单元MC聚集的内核区域和支持存储器单元阵列210的操作的分离辅助区域。
内核区域可由页面PG和串STR来配置。在这种内核区域中，多个字线WL1至WL9和多个位线BL设置成彼此相交。
多个字线WL1至WL9可与行解码器410联接，并且多个位线BL可与列解码器420联接。与读取和写入电路230相对应的数据寄存器430可存在于多个位线BL和列解码器420之间。
多个字线WL1至WL9对应于多个页面PG。
例如，如图4所示，多个字线WL1至WL9中的每一个可对应于一个页面PG。相反，当多个字线WL1至WL9中的每一个的大小较大时，多个字线WL1至WL9中的每一个可对应于至少两个(例如，两个或四个)页面PG。页面PG是执行编程操作和读取操作的最小单位。在编程操作和读取操作中，相同页面PG中的所有存储器单元MC可同时执行相应操作。
多个位线BL可与列解码器420联接，同时被识别为奇数编号的位线BL和偶数编号的位线BL。
为了访问存储器单元MC，首先，地址可经由输入/输出端子通过行解码器410和列解码器420而进入到内核区域以指定目标存储器单元。指定目标存储器单元表示访问位于与行解码器410联接的字线WL1至WL9和与列解码器420联接的位线BL彼此相交的位置处的存储器单元MC，以将数据编程到存储器单元MC或从存储器单元MC读出所编程的数据。
第一方向(例如，X轴方向)上的页面PG通过被称为字线WL的公共线联接，并且第二方向(例如，Y轴方向)上的串STR通过被称为位线BL的公共线联接。公共联接表示相应存储器单元MC通过相同的材料而在结构上彼此联接，并且当向存储器单元MC施加电压时，将相同的电压同时施加到存储器单元MC。当然，因为串联联接并且位于中间位置或最后位置的存储器单元MC受到先前存储器单元MC中的电压降的影响，所以施加到第一存储器单元MC和最后存储器单元MC的电压可彼此略有不同。
因为在存储器装置110的所有数据处理操作中，经由数据寄存器430来编程和读取数据，所以数据寄存器430在处理时间方面起到关键作用。如果数据寄存器430的数据处理被延迟，则所有其它区域需要等待，直到数据寄存器430完成数据处理为止。而且，如果数据寄存器430的性能劣化，则存储器装置110的总体性能可能劣化。
参照图4的示图，在一个串STR中，可存在与多个字线WL1至WL9联接的多个晶体管TR1至TR9。存在多个晶体管TR1至TR9的区域对应于存储器单元MC。多个晶体管TR1至TR9是每个包括上述的控制栅极CG和浮栅FG的晶体管。
多个字线WL1至WL9包括两个最外字线WL1和WL9。就信号路径而言，第一选择线DSL可设置在更邻近数据寄存器430的第一最外字线WL1的外部，并且第二选择线SSL可设置在第二最外字线WL9的外部。
由第一选择线DSL控制导通-关断的第一选择晶体管D-TR是仅具有与第一选择线DSL联接的栅电极且不包括浮栅FG的晶体管。由第二选择线SSL控制导通-关断的第二选择晶体管S-TR是仅具有与第二选择线SSL联接的栅电极且不包括浮栅FG的晶体管。
第一选择晶体管D-TR用作导通或关断相应串STR和数据寄存器430之间的联接的开关。第二选择晶体管S-TR用作导通或关断相应串STR和源极线SL之间的联接的开关，也就是说，第一选择晶体管D-TR和第二选择晶体管S-TR分别位于相应串STR的相对端，并且用作联接和断开信号的网守(gatekeepers)。
在编程操作中，因为需要将电子填充在待被编程的位线BL的目标存储器单元MC中，所以存储器系统100通过向第一选择晶体管D-TR的栅电极施加导通电压Vcc来导通第一选择晶体管D-TR，并且通过向第二选择晶体管S-TR的栅电极施加关断电压(例如，0V)来关断第二选择晶体管S-TR。
在读取操作或验证操作中，存储器系统100导通第一选择晶体管D-TR和第二选择晶体管S-TR两者。因此，因为电流可通过相应串STR而被释放到对应于地的源极线SL，所以可测量位线BL的电压电平。然而，在读取操作中，第一选择晶体管D-TR和第二选择晶体管S-TR的导通-关断定时之间可能存在时间差。
在擦除操作中，存储器系统100可通过源极线SL向衬底提供预定的电压(例如，+20V)。在擦除操作中，存储器系统100使第一选择晶体管D-TR和第二选择晶体管S-TR两者浮置，从而提供无穷大电阻。因此，存储器系统100的结构被设计成使得第一选择晶体管D-TR和第二选择晶体管S-TR不起作用，并且电子可由于仅在浮栅FG和衬底之间的电位差而操作。
图5是示出根据本公开的实施例的存储器控制器输入读取命令RD_CMD的操作的示意图。
参照图5，存储器控制器120可向存储器装置110输入读取命令RD_CMD。存储器装置110包括多个存储块BLK、缓冲器BUF和数据输入/输出端子I/O。
缓冲器BUF可存储从存储器控制器120输入的数据和输出到存储器控制器120的数据。
在这种情况下，缓冲器BUF可被实施为存储器装置110中包括的SRAM、DRAM或SDRAM。缓冲器BUF可以是页面缓冲器、高速缓存等，但不限于此。
数据输入/输出端子I/O可用作用于从存储器装置110输出数据的端子，或者用作用于向存储器装置110输入数据的端子。然而，不能在数据输入/输出端子I/O同时运行数据输入和数据输出。
图6是示出根据本公开的实施例的存储器装置开始读取命令RD_CMD的读取感测的操作的示意图。
参照图6，当存储器控制器120向存储器装置110输入读取命令RD_CMD时，存储器装置110首先运行读取感测操作，该读取感测操作从多个存储块BLK读取读取命令RD_CMD的数据RD_DATA并且将该数据感测到缓冲器BUF。读取命令RD_CMD的数据RD_DATA表示待由读取命令请求读取的数据。将数据感测到缓冲器BUF表示将数据加载(存储)到缓冲器。
在读取感测操作完成之后，存储器装置110可运行用于将缓冲器BUF中的所感测(所加载)数据从存储器装置110输出到外部装置的数据输出。即，当开始数据输出时，存储器装置110可输出读取命令RD_CMD的数据RD_DATA。
存储器装置110可通过数据输入/输出端子I/O，从相对于存储器装置110位于外部的缓冲器BUF输出所感测(所加载)数据。存储器控制器120可处理从存储器装置110输出的数据。因此，在存储器装置110完成数据输出操作之后，存储器控制器120可从存储器装置110读取读取命令的读取数据RD_DATA。
换言之，存储器装置110可在其完成读取感测操作之后运行数据输出操作，并且在存储器装置110完成数据输出操作之后，存储器控制器120可通过接收由存储器装置110输出的数据来从存储器装置110读取读取命令RD_CMD的数据RD_DATA。
通常，当执行读取操作之后的写入操作时，存储器控制器120可在存储器装置110完成数据输出操作之后开始写入操作。
然而，在本公开的实施例中，存储器控制器120可在存储器装置110完成数据输出操作之前开始写入操作。这将在下文中详细描述。
图7是示出根据本公开的实施例的存储器控制器输入写入命令WR_CMD的操作的示意图。
参照图7，在存储器装置110执行对读取命令RD_CMD的数据RD_DATA的读取感测操作时，存储器控制器120可输入写入命令WR_CMD。
当将写入命令WR_CMD输入到存储器装置110时，存储器控制器120可开始写入命令WR_CMD的数据输入。当开始写入命令WR_CMD的数据输入时，存储器控制器120可将写入命令WR_CMD的数据输入到存储器装置110。
图8是示出根据本公开的实施例的存储器控制器开始写入命令WR_CMD的数据输入的操作的示图。
参照图8，存储器控制器120可开始对写入命令WR_CMD的数据WR_DATA进行数据输入。写入命令WR_CMD的数据WR_DATA可以是待由写入命令WR_CMD请求写入的数据。在这种情况下，将写入命令WR_CMD的数据WR_DATA存储在缓冲器BUF中。
存储器装置110可将写入命令WR_CMD的数据WR_DATA存储在缓冲器BUF中，同时将读取命令RD_CMD的数据RD_DATA感测(加载)到缓冲器BUF中。
在存储器装置110处理读取命令RD_CMD的读取感测操作时，存储器控制器120开始输入写入命令WR_CMD的数据WR_DATA。因此，处理写入命令WR_CMD的时间可被提前。可提高存储器系统100的写入操作的性能。
在存储器装置110中，可以将缓冲器BUF分割或划分为可存储读取命令RD_CMD的数据RD_DATA的区域和可存储写入命令WR_CMD的数据WR_DATA的区域。
例如，可设置用于读取数据RD_DATA的区域和用于写入数据WR_DATA的区域。每个区域的大小可以是固定的。例如，用于数据RD_DATA的区域可以是200KB，用于数据WR_DATA的区域可以是300KB。
作为另一示例，存储器装置110可动态地改变用于数据RD_DATA的区域的大小和用于数据WR_DATA的区域的大小。如果读取命令RD_CMD的数据RD_DATA的大小增加，则存储器装置110可增加用于数据RD_DATA的区域的大小。另一方面，如果数据WR_DATA的大小增大，则存储器装置110可增加用于数据WR_DATA的区域的大小。
当执行读取感测操作时，存储器装置110不占用数据输入/输出端子I/O。换言之，当执行读取感测操作时，存储器装置110可使用数据输入/输出端子I/O来将写入命令WR_CMD的数据WR_DATA存储在缓冲器BUF中。因此，存储器装置110可在将读取命令RD_CMD的数据RD_DATA感测(加载)到缓冲器BUF时，将写入命令WR_CMD的数据WR_DATA存储在缓冲器BUF中。
然而，当存储器装置110完成对读取命令RD_CMD的数据RD_DATA的读取感测操作时，存储器装置110可占用数据输入/输出端子I/O，以输出缓冲器BUF中存储的读取命令RD_CMD的数据RD_DATA。
如果数据输入/输出端子I/O同时被输出缓冲器BUF中存储的读取命令RD_CMD的数据RD_DATA的操作和将写入命令WR_CMD的数据WR_DATA存储在缓冲器BUF中的操作占用，则可能发生冲突。
下文将描述存储器控制器120和存储器装置110的防止这种冲突的操作。
图9是示出根据本公开的实施例的存储器控制器暂停输入写入命令WR_CMD的数据WR_DATA的操作的示图。
参照图9，存储器装置110可完成对读取命令RD_CMD的数据RD_DATA数据的读取感测操作。
在这种情况下，存储器装置110可向存储器控制器120指示是否已完成对读取命令RD_CMD的数据RD_DATA的读取感测操作。
例如，存储器装置110可通过端子(例如，状态引脚)与存储器控制器120通信，以指示存储器装置110是否处于读取感测操作完成的状态。当端子的电压电平从第一电平改变为第二电平时，存储器控制器120确定完成了对读取命令RD_CMD的数据RD_DATA的读取感测操作。
当存储器控制器120识别出存储器装置110已完成对读取命令RD_CMD的数据RD_DATA的读取感测操作时，存储器控制器120暂停将写入命令WR_CMD的数据WR_DATA输入到存储器装置110的操作。
存储器控制器120可暂停写入写入命令WR_CMD的数据WR_DATA的操作，以便首先完成对读取命令RD_CMD的数据RD_DATA的读取操作。
当存储器控制器120暂停向存储器装置110输入写入命令WR_CMD的数据WR_DATA时，存储器装置110可占用数据输入/输出端子I/O，以便输出缓冲器BUF中存储的读取命令RD_CMD的数据RD_DATA。
图10是示出根据本公开的实施例的存储器装置开始读取命令RD_CMD的数据输出的操作的示图。
参照图10，在存储器控制器120暂停输入写入命令WR_CMD的数据WR_DATA之后，即在暂停将写入命令WR_CMD的数据WR_DATA输入到存储器装置110的操作之后，存储器装置110可将读取命令RD_CMD的数据RD_DATA输出到存储器控制器120。
存储器控制器120可处理从存储器装置110输出的读取命令RD_CMD的数据RD_DATA。存储器控制器120从存储器装置110读取读取命令RD_CMD的数据RD_DATA，然后存储该数据或将该数据发送到主机。当开始读取命令RD_CMD的数据输出时，可从缓冲器BUF输出读取命令RD_CMD的数据RD_DATA。
图11是示出根据本公开的实施例的存储器控制器恢复写入命令WR_CMD的数据输入的操作的示图。
参照图11，存储器装置110可完成将读取命令RD_CMD的数据RD_DATA输出到存储器控制器120的操作。
当存储器装置110完成输出读取命令RD_CMD的数据RD_DATA的操作时，存储器控制器120恢复先前暂停的写入命令WR_CMD的数据输入。
在这种情况下，存储器控制器120可仅输入写入命令WR_CMD的所有数据WR_DATA之中的尚未存储在缓冲器BUF中的剩余数据。否则，如果存储器控制器120将写入命令WR_CMD的所有数据WR_DATA输入到存储器装置110，则丧失了通过先前地将写入命令WR_CMD的一些数据WR_DATA输入到存储器装置110来缩短写入操作时间的优势。
为此，存储器控制器120可将写入命令WR_CMD的数据WR_DATA划分为多个段，然后以段为单位来执行写入命令WR_CMD的数据输入。下文将参照图12进行详细描述。
图12是示出根据本公开的实施例的存储器控制器以段为单位来执行写入命令WR_CMD的数据输入的操作的示图。
参照图12，存储器装置110可完成将读取命令RD_CMD的数据RD_DATA输出到存储器控制器120的操作。
当存储器装置110完成输出读取命令RD_CMD的数据RD_DATA的操作时，存储器控制器120恢复先前暂停的写入命令WR_CMD的数据输入。
如上所述，存储器控制器120可将写入命令WR_CMD的数据WR_DATA划分为N个段，例如SEG_1、SEG_2、SEG_3至SEG_N-1和SEG_N。在示出的实施例中，N个段中的两个段SEG_1和SEG_2存储在缓冲器BUF中。
在这种情况下，因为已经完成了这些数据的输入，所以存储器控制器120可跳过段SEG_1和SEG_2的数据输入。存储器控制器120可恢复尚未输入到存储器装置110的剩余段，即SEG_3至SEG_N-1和SEG_N的数据输入。
上文参照图5至图12描述了根据实施例的存储器系统100和存储器装置110。
下文将参照图13描述根据实施例的存储器系统100的操作。
图13是示出根据本公开的实施例的存储器系统的操作的流程图。
参照图13，在S1310处，存储器系统100的存储器控制器120可将读取命令输入到存储器系统100的存储器装置110。
在S1320处，当从存储器控制器120输入读取命令时，存储器装置110可执行读取命令的读取感测操作。
在S1330处，存储器装置110在执行读取命令的读取感测操作时，确定写入命令是否已经输入到存储器装置110。
如果在S1330处确定写入命令已经输入到存储器装置110，则在S1340处，存储器控制器120可开始写入命令的数据输入。如果在S1330处确定写入命令尚未输入到存储器装置110，则在S1320处，存储器装置110继续执行读取命令的读取感测操作。
在S1350处，存储器装置110确定是否完成了读取命令的读取感测操作。
如果在S1350处确定完成了读取命令的读取感测操作，则在S1360处，存储器控制器120可暂停写入命令的数据输入。如果在S1350处确定未完成读取命令的读取感测操作，则在S1340处，存储器控制器120可继续执行写入命令的数据输入。
在暂停输入写入命令的数据之后，在S1370处，存储器控制器120可处理从存储器装置110输出的读取命令的数据。
在S1380处，存储器控制器120确定存储器装置110是否已经完成输出读取命令的数据。如果存储器装置110尚未完成读取命令的数据输出，则存储器装置110保持读取命令的数据输出。
如果存储器装置110完成了读取命令的数据输出，则在S1390处，存储器控制器120可恢复暂停的写入命令的数据输入。
图14是示出根据本公开的实施例的操作存储器系统的方法的流程图。
参照图14，根据本公开的实施例的操作存储器系统100的方法1400包括：在S1410处，由存储器控制器120向存储器装置110输入读取命令。
操作存储器系统100的方法1400包括：在S1420处，当在存储器装置110执行读取命令的读取感测操作时，将写入命令输入到存储器装置时，由存储器控制器120开始写入命令的数据输入。
操作存储器系统100的方法1400可进一步包括：在S1430中处，当读取命令的读取感测操作完成时，由存储器控制器120暂停写入命令的数据输入。
操作存储器系统100的方法1400可进一步包括：在S1440处，在存储器控制器120暂停写入命令的数据输入之后，由存储器控制器120处理从存储器装置输出的读取命令的数据。
操作存储器系统100的方法1400可进一步包括：在S1450处，在存储器装置完成读取命令的数据输出之后，由存储器控制器120恢复写入命令的数据输入。
上述的存储器控制器120的操作可由控制电路123控制，或者以处理器124运行固件的方式执行，其中存储器控制器120的各种操作被编程在固件中。
图15是示出根据本公开的实施例的计算系统1500的配置的示图。
参照图15，计算系统1500可包括电联接到系统总线1560的存储器系统100、用于控制计算系统1500的一般操作的中央处理单元(CPU)1510、用于存储与计算系统1500的操作相关的数据和信息的RAM1520、用于向用户提供使用环境的UI/UX(用户接口/用户体验)模块1530、用于以有线和/或无线方式与外部装置通信的通信模块1540和用于管理由计算系统1500使用的电力的电源管理模块1550。
计算系统1500可包括PC(个人计算机)、诸如智能手机和平板电脑的移动终端或各种其它电子装置中的任意一种。
计算系统1500可进一步包括用于供应操作电压的电池，并且可进一步包括应用芯片组、图形相关模块、相机图像处理器(CIS)、DRAM等。当然，计算系统1500可包括其它组件。
存储器系统100可包括诸如硬盘驱动器(HDD)的将数据存储在磁盘中的装置和/或诸如固态驱动器(SDD)、通用闪存(UFS)装置和/或嵌入式MMC(eMMC)装置的将数据存储在非易失性存储器中的装置。非易失性存储器可包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪速存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)和FRAM(铁电RAM)。另外，存储器系统100可被实现为各种类型的存储装置中的任意一种，并且可被安装或实现在各种电子装置中的任意一种中。
尽管已经示出和描述了本公开的各个实施例，但是本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，所公开的实施例应当仅在描述性意义上来考虑，而不用于限制本发明。本发明应当由所附权利要求来解释，并涵盖落入所附权利要求范围内的所有等同方案。

Claims (14)

1.一种存储器系统，包括：
存储器装置；以及
存储器控制器，控制所述存储器装置，
其中所述存储器控制器进一步：
向所述存储器装置输入读取命令，
当在所述存储器装置执行所述读取命令的读取感测操作时，写入命令被输入到所述存储器装置时，开始输入所述写入命令的数据，并且
当开始输入所述写入命令时，向所述存储器装置输入所述写入命令的数据。
2.根据权利要求1所述的存储器系统，其中当所述读取命令的所述读取感测操作完成时，所述存储器控制器暂停正在进行的所述写入命令的数据输入。
3.根据权利要求1所述的存储器系统，其中在暂停所述写入命令的数据输入之后，所述存储器控制器处理从所述存储器装置输出的所述读取命令的数据。
4.根据权利要求3所述的存储器系统，其中在所述存储器装置完成输出所述读取命令的数据之后，所述存储器控制器恢复所述写入命令的数据输入。
5.根据权利要求4所述的存储器系统，其中所述存储器控制器将所述写入命令的数据划分为多个段。
6.一种存储器装置，包括：
缓冲器，存储从存储器控制器输入的数据和待输出到所述存储器控制器的数据，
其中当在执行从所述存储器控制器输入的读取命令的读取感测操作时，从所述存储器控制器输入写入命令时，执行所述写入命令的数据输入，并且
其中当开始输入所述写入命令时，将所述写入命令的数据输入到所述缓冲器。
7.根据权利要求6所述的存储器装置，其中当所述读取命令的读取感测操作完成时，暂停输入所述写入命令的数据。
8.根据权利要求7所述的存储器装置，其中在暂停输入所述写入命令的数据之后，所述存储器装置处理所述读取命令的数据输出，并且从所述缓冲器输出所述读取命令的数据。
9.根据权利要求8所述的存储器装置，其中在完成所述读取命令的数据输出之后，恢复输入所述写入命令的数据。
10.一种操作存储器系统的方法，所述存储器系统包括存储器装置和控制所述存储器装置的存储器控制器，所述方法包括：
向所述存储器装置输入读取命令；并且
当在所述存储器装置执行所述读取命令的读取感测操作时，写入命令被输入到所述存储器装置时，开始输入所述写入命令的数据，
其中当开始输入所述写入命令时，将所述写入命令的数据输入到所述存储器装置。
11.根据权利要求10所述的操作存储器系统的方法，进一步包括：当完成所述读取命令的读取感测操作时，暂停输入所述写入命令的数据。
12.根据权利要求11所述的操作存储器系统的方法，进一步包括：在暂停所述写入命令的数据输入之后，处理从所述存储器装置输出的所述读取命令的数据。
13.根据权利要求12所述的操作存储器系统的方法，进一步包括：在所述存储器装置完成输出所述读取命令的数据之后，恢复输入所述写入命令的数据。
14.一种存储器装置的操作方法，所述操作方法包括：
感测单元阵列中存储的数据，并且将所感测的数据存储在读取缓冲器中，同时通过输入/输出端子即I/O端子接收写入数据并且写入在写入缓冲器中；
在暂停接收所述写入数据时，通过所述I/O端子从所述读取缓冲器输出所感测的数据；并且
在完成输出所感测的数据之后，恢复通过所述I/O端子接收所述写入数据，
其中所述读取缓冲器、所述写入缓冲器、所述单元阵列和所述I/O端子包括在所述存储器装置中。
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