CN112751535A - 具有输入侧分数谐波谐振器电路的rf放大器 - Google Patents

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D·G·霍尔梅斯
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Abstract

本发明涉及具有输入侧分数谐波谐振器电路的RF放大器。一种射频放大器包括晶体管、输入阻抗匹配电路(例如，单段式T匹配电路和多段式带通电路)以及分数谐波谐振器电路。所述输入阻抗匹配电路耦合于放大路径输入与晶体管输入端之间。所述分数谐波谐振器电路的输入耦合到所述放大路径输入，并且分数谐波谐振器电路的输出耦合到所述晶体管输入端。所述分数谐波谐振器电路被配置成以介于所述RF放大器的基本操作频率与所述基本频率的二次谐波之间的谐振频率谐振。根据另外的实施例，所述分数谐波谐振器电路以所述基本频率的分数x谐振，其中所述分数介于约1.25与约1.9之间(例如，x≈1.5)。

Description

具有输入侧分数谐波谐振器电路的RF放大器
技术领域
本文所描述的主题的实施例总体上涉及射频(RF)放大器，并且更具体地说，涉及宽带功率放大器装置和封装装置。
背景技术
无线通信系统采用功率放大器来增大射频(RF)信号的功率。例如，在蜂窝基站中，在将放大的信号提供给天线以通过空中接口辐射之前，多尔蒂(Doherty)功率放大器可以形成传输链中的最后放大级的一部分。功率附加效率的高增益、高线性度、稳定性和高水平是这种无线通信系统中所期望的功率放大器的特性。
在功率放大器装置设计领域，实现并发多频带、宽带放大变得越来越令人期待。例如，为了在多尔蒂功率放大器电路中成功地设计用于并发多频带、宽带操作的宽带功率放大器装置，期望能够实现良好的宽带基本匹配(例如，超过20％的分数带宽)以适当地处理谐波频率交互，同时也实现宽视频带宽。然而，实现这些目标给功率放大器装置设计者不断地带来挑战。
发明内容
根据本发明的一个方面，提供一种射频(RF)放大器，包括：晶体管，所述晶体管具有晶体管输入端；输入阻抗匹配电路，所述输入阻抗匹配电路耦合于第一放大路径的第一输入与所述晶体管输入端之间；以及分数谐波谐振器电路，所述分数谐波谐振器电路具有输入和输出，其中所述分数谐波谐振器电路的所述输入耦合到所述第一放大路径的所述第一输入，其中分数谐波谐振器电路的所述输出耦合到所述晶体管输入端，并且其中所述分数谐波谐振器电路被配置成以介于所述RF放大器的基本操作频率与所述基本频率的二次谐波之间的谐振频率谐振。
根据一个或多个实施例，所述分数谐波谐振器电路以所述基本频率的分数x谐振，其中所述分数介于1.25与1.9之间。
根据一个或多个实施例，所述分数介于1.4与1.6之间。
根据一个或多个实施例，所述分数谐波谐振器电路是并联电感器/电容器(LC)电路，所述并联电感器/电容器电路包括：第一电感元件，所述第一电感元件具有电连接到所述第一输入的第一端和电连接到所述晶体管输入端的第二端；以及第一电容，所述第一电容与所述第一电感元件并联连接。
根据一个或多个实施例，所述分数谐波谐振器电路耦合于所述输入阻抗匹配电路内。
根据一个或多个实施例，所述输入阻抗匹配电路具有单段式T匹配拓扑，所述单段式T匹配拓扑包括：第一连接节点；第二连接节点；第二电容，所述第二电容耦合于所述第一连接节点与所述接地参考节点之间；以及第二电感元件，所述第二电感元件耦合于所述第二连接节点与所述晶体管输入端之间，并且其中所述分数谐波谐振器电路电耦合于所述第一连接节点与所述第二连接节点之间。
根据一个或多个实施例，RF放大器另外包括：
第三电感元件，所述第三电感元件耦合于所述第一输入与所述第一连接节点之间。
根据一个或多个实施例，所述第三电感元件包括连接于所述第一输入与所述第一连接节点之间的第一多条键合线；并且所述第二电感元件包括连接于所述第二连接节点与所述晶体管输入端之间的第二多条键合线。
根据一个或多个实施例，所述输入阻抗匹配电路具有多段式带通拓扑，所述多段式带通拓扑包括：第一连接节点；第二连接节点；第三连接节点；第二电感元件，所述第二电感元件耦合于所述第一连接节点与接地参考节点之间；第二电容，所述第二电容耦合于所述第一连接节点与所述第二连接节点之间；第三电容，所述第三电容耦合于所述第二连接节点与所述接地参考节点之间；以及第三电感元件，所述第三电感元件耦合于所述第三连接节点与所述晶体管输入端之间，并且其中所述分数谐波谐振器电路电耦合于所述第二连接节点与所述第三连接节点之间。
根据一个或多个实施例，RF放大器另外包括：第四电感元件，所述第四电感元件耦合于所述第一输入与所述第一连接节点之间。
根据一个或多个实施例，所述第四电感元件包括连接于所述第一输入与所述第一连接节点之间的第一多条键合线；并且所述第三电感元件包括连接于所述第三连接节点与所述晶体管输入端之间的第二多条键合线。
根据一个或多个实施例，所述输入电路另外包括：电阻器，所述电阻器与所述第二电容并联耦合于所述第一连接节点与所述第二连接节点之间；以及DC阻断电容器，所述DC阻断电容器与所述第二电感元件串联耦合于所述第一连接节点与所述接地参考节点之间。
根据一个或多个实施例，RF放大器另外包括：基带终端电路，所述基带终端电路耦合于所述输入阻抗匹配电路与接地参考节点之间，其中所述基带终端电路包括多个组件，其中所述多个组件包括串联耦合于所述输入阻抗匹配电路与所述接地参考节点之间的包络电阻器、包络电感器和包络电容器。
根据一个或多个实施例，所述RF放大器是多尔蒂功率放大器，所述RF放大器另外包括：第二放大路径；功率分配器，所述功率分配器具有被配置成接收RF信号的功率分配器输入、耦合到所述第一放大路径的所述第一输入的第一输出以及耦合到所述第二放大路径的第二输入的第二输出，其中所述功率分配器被配置成将所述RF信号分成通过所述第一输出提供到所述第一放大路径的第一RF信号以及通过所述第二输出提供到所述第二放大路径的第二RF信号；以及
组合节点，所述组合节点被配置成接收和组合由所述第一放大路径和所述第二放大路径产生的放大RF信号。
根据本发明的另一个方面，提供一种封装射频(RF)放大器装置，包括：装置衬底；输入引线，所述输入引线耦合到所述装置衬底；输出引线，所述输出引线耦合到所述装置衬底；晶体管管芯，所述晶体管管芯耦合到所述装置衬底，其中所述晶体管管芯包括晶体管、晶体管输入端和耦合到所述输出引线的晶体管输出端；输入阻抗匹配电路，所述输入阻抗匹配电路耦合于所述输入引线与所述晶体管输入端之间；以及分数谐波谐振器电路，所述分数谐波谐振器电路具有输入和输出，其中所述分数谐波谐振器电路的所述输入耦合到所述输入引线，其中分数谐波谐振器电路的所述输出耦合到所述晶体管输入端，并且其中所述分数谐波谐振器电路被配置成以作为基本频率的分数x的谐振频率谐振，其中所述分数介于1.25与1.9之间。
根据一个或多个实施例，所述分数谐波谐振器电路是并联电感器/电容器(LC)电路，所述并联电感器/电容器电路包括：第一电感元件，所述第一电感元件具有电连接到所述第一输入的第一端和电连接到所述晶体管输入端的第二端；以及第一电容，所述第一电容与所述第一电感元件并联连接。
根据一个或多个实施例，所述输入阻抗匹配电路具有单段式T匹配拓扑，所述单段式T匹配拓扑包括：第一连接节点；第二连接节点；第二电容，所述第二电容耦合于所述第一连接节点与所述接地参考节点之间；以及第二电感元件，所述第二电感元件耦合于所述第二连接节点与所述晶体管输入端之间，并且其中所述分数谐波谐振器电路电耦合于所述第一连接节点与所述第二连接节点之间。
根据一个或多个实施例，封装RF放大器装置另外包括：集成无源装置组合件，所述集成无源装置组合件耦合到所述装置衬底，其中所述第一连接节点和所述第二连接节点、所述分数谐波谐振器电路以及所述第二电容形成所述集成无源装置组合件的部分。
根据一个或多个实施例，所述输入阻抗匹配电路具有多段式带通拓扑，所述多段式带通拓扑包括：第一连接节点；第二连接节点；第三连接节点；第二电感元件，所述第二电感元件耦合于所述第一连接节点与接地参考节点之间；第二电容，所述第二电容耦合于所述第一连接节点与所述第二连接节点之间；第三电容，所述第三电容耦合于所述第二连接节点与所述接地参考节点之间；以及第三电感元件，所述第三电感元件耦合于所述第三连接节点与所述晶体管输入端之间，并且其中所述分数谐波谐振器电路电耦合于所述第二连接节点与所述第三连接节点之间。
根据一个或多个实施例，包括：集成无源装置组合件，所述集成无源装置组合件耦合到所述装置衬底，其中所述第一连接节点、所述第二连接节点和所述第三连接节点、所述分数谐波谐振器电路、所述第二电感元件、所述第二电容以及所述第三电容形成所述集成无源装置组合件的部分。
附图说明
当结合以下附图考虑时，可以通过参考具体实施方式和权利要求得出对主题的更全面的理解，其中贯穿附图，相同的附图标记指代类似的元件。
图1是根据一个或多个示例实施例的具有单段式输入T匹配拓扑和分数谐波谐振器的功率放大器电路的示意性电路图；
图2是根据一个或多个其它示例实施例的具有两段式输入带通拓扑和分数谐波谐振器的功率放大器电路的示意性电路图；
图3A、3B、3C、3D、3E和3F示出了基带终端电路的各种示例实施例；
图4是根据一个或多个示例实施例的多尔蒂功率放大器的简化示意图；
图5是根据一个或多个示例实施例的包括两条平行的放大路径的封装RF功率放大器装置的俯视图；
图6是根据一个或多个示例实施例的包括功率晶体管的一部分和输入阻抗匹配电路的封装RF功率放大器装置的一部分的俯视图；
图7是根据一个或多个示例实施例的沿线7-7截取的图6的RF功率放大器装置的一部分的横截面侧视图；
图8是根据一个或多个其它示例实施例的包括功率晶体管的一部分和输入阻抗匹配电路的封装RF功率放大器装置的一部分的俯视图；
图9是根据一个或多个示例实施例的沿线9-9截取的图8的RF功率放大器装置的一部分的横截面侧视图；并且
图10是根据一个或多个示例实施例的用于制造包括输入阻抗匹配电路的实施例的封装RF功率放大器装置的方法的流程图。
具体实施方式
在用于蜂窝基站和其它应用的高功率射频(RF)功率放大领域(例如，其中本申请中的“RF”包括在1兆赫(MHz)到100千兆赫(GHz)范围内的频率)，已经成功地实现了使用硅基装置(例如，具有输出匹配网络的横向扩散金属氧化物半导体(LDMOS)功率晶体管装置)进行的宽带功率放大。然而，当与氮化镓(GaN)基功率放大器装置的效率和功率密度相比时，这种硅基装置表现出相对低的效率和功率密度。因此，GaN基功率放大器装置已经越来越多地考虑用于高功率宽带应用。然而，使用GaN技术实现宽带功率放大(例如，超过20％的分数带宽，其中“分数带宽”是放大器的带宽除以其中心操作频率)存在挑战。
例如，已知包括GaN晶体管(例如，GaN场效应晶体管(FET))的RF功率装置的非线性输入电容产生可能有损效率和线性度的谐波和互调失真。另外，源极二次谐波阻抗可能极大地影响漏极效率。在电流源终端平面处没有二次谐波阻抗的信息的情况下，非常难以调谐功率放大器(例如，使用数字预失真或DPD)以实现具有良好性能(例如，高效率和线性度)的相对高的分数带宽。
为了克服设计宽带功率放大器(包括使用GaN基装置的那些宽带功率放大器)的这些和其它挑战，本文公开的实施例可以使用具有单段式T匹配拓扑或多段式(例如，两段式)带通拓扑的输入侧阻抗匹配电路来实现基本频率f0下的宽带输入阻抗匹配。另外，为了在二次谐波频率2f0附近产生低阻抗情况(模拟短路)，在RF功率装置的输入附近添加了分数谐波谐振器电路(也简称为“谐波谐振器”)。根据各个实施例，谐波谐振器是“分数的”，因为所述谐波谐振器以低于二次谐波频率操作频带但高于基本频率频带的谐波频率的分数谐振(即，谐波谐振器以介于基本频率与二次谐波频率之间的频率谐振)。
根据实施例，分数谐波谐振器电路是并联电感器-电容器(LC)谐振器电路。例如，本发明主题的一些具体实施例包括分数谐波谐振器，所述分数谐波谐振器包括并联耦合于放大器输入与RF功率装置的输入(例如，栅极端)之间的电容(例如，集成金属-绝缘体-金属(MIM)电容器)和电感(例如，以键合线阵列或集成螺旋电感器的形式)。分数谐波谐振器可以放置在输入侧阻抗匹配电路(例如，包括T匹配拓扑和带通拓扑)内。选择分数谐波谐振器的分量值，使得在分数谐波谐振器的谐振频率以下，分数谐波谐振器将模拟电感，这使得输入匹配电路拓扑看起来像是基本频率频带中的典型匹配电路(例如，T匹配拓扑)。然而，在二次谐波频带中，分数谐波谐振器将模拟电容，当设计恰当，所述电容可以在RF功率装置的输入处提供低阻抗终端。本文所描述的分数谐波谐振器实施例可以用于以相对低的阻抗(例如，接近短路)跨很宽(例如，20％以上)的分数带宽控制二次谐波阻抗。这对实现宽带应用的相对高效率可能是有用的。
图1是根据示例实施例的具有单段式输入T匹配拓扑110和分数谐波谐振器(FHR)电路130的RF功率放大器电路100的示意图。在实施例中，放大器电路100包括输入102(例如，第一导电封装体引线)、输入阻抗匹配电路110、FHR电路130、晶体管140、输出阻抗匹配电路150和输出104(例如，第二导电封装体引线)。输入102和输出104中的每一个可以更一般地被称为“RF输入/输出(I/O)”。
输入阻抗匹配电路110和FHR电路130可以统称为“输入电路”。类似地，输出阻抗匹配电路150可以被称为“输出电路”。如将结合图5-7更加详细描述的，组成输入阻抗匹配电路110和FHR电路130的元件中的许多元件，并且具体地是虚线框180所涵盖的那些元件，可以包括在集成无源装置(IPD)(如图5-7中的IPD 580、581)中和/或其上，或另一种类型的衬底(例如，小PCB或其它类型的衬底)中和/或其上。
尽管晶体管140、输入阻抗匹配电路110和输出阻抗匹配电路150以及FHR电路130的各个元件被示出为单数组件，但是描绘目的仅是为了便于解释。基于本文中的描述，本领域的技术人员将理解的是，晶体管140和/或输入阻抗匹配电路110、FHR电路130以及输出阻抗匹配电路150的某些元件各自可以被实施为多个组件(例如，彼此并联或串联连接)。因此下文对晶体管140以及输入阻抗匹配电路110、FHR电路130和输出阻抗匹配电路150的各个元件的描述不旨在使本发明主题的范围仅限于所示实施例。
输入102和输出104各自可以包括导体，所述导体被配置成使放大器电路100能够与外部电路系统(未示出)电耦合。更具体地说，在实施例中，输入102和输出104被物理地定位成横跨于装置封装体的外部与内部之间。输入阻抗匹配电路110和FHR电路130电耦合于输入102与晶体管140的第一端142(例如，栅极端)之间。类似地，输出阻抗匹配电路150电耦合于晶体管140的第二端144(例如，漏极端)与输出104之间。晶体管140的第三端145(例如，源极端)耦合到接地参考节点。
根据实施例，晶体管140是放大器电路100的主要有源组件。晶体管140包括控制端142和两个电流传导端144、145，其中电流传导端144、145在空间和电气上被可变电导率沟道分离。例如，晶体管140可以是包括栅极端(控制端142)、漏极端(第一电流传导端144)和源极端(第二电流传导端145)的场效应晶体管(FET)。根据实施例并且使用通常以非限制性方式应用于FET的命名法，晶体管140的输入端142耦合到输入阻抗匹配电路110和FHR电路130，晶体管140的漏极端144耦合到输出阻抗匹配电路150，并且晶体管140的源极端145耦合到接地(或另一电压参考)。通过改变提供到晶体管140的栅极端的控制信号，可以调制晶体管140的电流传导端之间的电流。
根据各个实施例，晶体管140是III-V场效应晶体管(例如，高电子迁移率晶体管(HEMT))，当与硅基FET(例如，LDMOS FET)相比时，所述III-V场效应晶体管具有相对低的漏极-源极电容Cds。例如，在一些实施例中，晶体管140可以是GaN FET，但是在其它实施例中，晶体管140可以是另一种类型的III-V晶体管(例如，砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)或锑化铟(InSb))或另一种类型的具有相对低的漏极-源极电容的晶体管。在图1中，晶体管140的漏极-源极电容用连接于晶体管140的漏极端与晶体管输出端144之间的并联电容器146表示。基于本文的描述，本领域技术人员将理解，电容器146不是物理组件，而是对晶体管140的漏极-源极电容进行建模。根据实施例，晶体管140的漏极-源极电容可以小于每瓦约0.2皮法(pF/W)。
如上所述，输入阻抗匹配电路110和FHR电路130电耦合于输入102与晶体管140的输入端142(例如，栅极端)之间。输入阻抗匹配电路110被配置成在节点102处将晶体管140的栅极阻抗变换(例如，升高)为更高(例如，中间或更高)的阻抗水平(例如，处于约2欧姆到约10欧姆或更高的范围内)。这是有利的，因为其允许来自驱动器级的印刷电路板(PCB)级匹配接口具有可以在大批量制造中以最小的损耗和变化实现的阻抗(例如，“用户友好的”匹配接口)。
根据实施例，输入阻抗匹配电路110是单段式T匹配电路，所述单段式T匹配电路包括第一电感元件112、并联电容114和第二电感元件116。如图1所示出的，将在后面更详细地描述的FHR电路130在输入阻抗匹配电路110内实施，并且更具体地说在第一电感元件112与第二电感元件116之间实施。
在输入阻抗匹配电路110中，第一电感元件112(例如，第一组键合线)耦合于输入102与节点113(也被称为“连接节点”)之间。更具体地说，电感元件112的第一端(例如，第一组键合线的第一端部)连接到输入102，并且电感元件112的第二端(例如，第一组键合线的第二端部)连接到节点113。第二电感元件116(例如，第二组键合线)耦合于节点113与晶体管140的输入端142之间。更具体地说，电感元件116的第一端(例如，第二组键合线的第一端部)(间接)耦合到节点113，并且电感元件116的第二端(例如，第二组键合线的第二端部)连接到控制端142。最后，并联电容114耦合于节点113与接地(或另一电压参考)之间。更具体地说，并联电容114的第一端耦合到节点113，并且并联电容114的第二端耦合到接地。
图1中描绘的输入阻抗匹配电路110实施例是单段式T匹配电路。然而，如前所述，在替代性实施例中，单段式T匹配电路可以用呈两段式带通电路形式的阻抗匹配电路代替。例如，图2是根据另一个示例实施例的具有呈两段式带通电路210形式的阻抗匹配电路以及分数谐波谐振器(FHR)电路130的功率放大器电路200的示意性电路图。在一定程度上，图1和2的各个元件基本类似或相同，这些参考利用相同的附图标记。为了简洁起见，在图2的描述的上下文中不再重复对基本上类似或相同的元件的描述(即，在图1和2中具有相同附图标记的那些元件)，但是这些描述旨在被并入到以下图2的描述。
本质上，放大器电路100(图1)与放大器电路200(图2)之间的差异可以在输入阻抗匹配电路110、210中找到。根据图2所示出的实施例，输入阻抗匹配电路210具有两段式带通滤波器配置，所述两段式带通滤波器配置包括第一串联电感元件112、串联电容220、第二串联电感元件116、并联电感元件218和并联电容114。根据实施例，串联电感元件116和并联电容114形成带通滤波器配置的低通滤波器，并且并联电感元件218和串联电容220形成带通滤波器配置的高通滤波器。带通配置可以允许在RF频率下进行宽带操作，这是使用较简单的匹配网络不易实现的。
如图2所示出的，在输入阻抗匹配电路210内实施了先前结合1的描述所描述的FHR电路130。更具体地说，FHR电路130耦合于第一电感元件112与第二电感元件116之间，并且甚至更具体地说，FHR电路130连接于串联电容220的第二端与第二串联电感元件116的第一端之间(即，节点113与节点115之间)。
再次，输入阻抗匹配电路210和FHR电路130可以统称为“输入电路”。如将结合图5、8和9更加详细描述的，组成输入阻抗匹配电路210和FHR电路130的元件中的许多元件，并且具体地是虚线框280所涵盖的那些元件，可以包括在IPD组合件(如图5、8、9中的IPD组合件580'、581')中和/或其上，或另一种类型的衬底中和/或其上。
在输入阻抗匹配电路210中，第一电感元件112(例如，第一组键合线)耦合于输入102与节点213之间。更具体地说，电感元件112的第一端(例如，第一组键合线的第一端部)连接到输入102，并且电感元件112的第二端(例如，第一组键合线的第二端部)连接到节点213。串联电容220耦合于节点213与节点113之间。更具体地说，串联电容220的第一端耦合到节点213，并且串联电容220的第二端耦合到节点113。第二电感元件116(例如，第二组键合线)耦合于节点113与晶体管140的输入端142之间。更具体地说，电感元件116的第一端(例如，第二组键合线的第一端部)(例如，间接)耦合到节点113，并且电感元件116的第二端(例如，第二组键合线的第二端部)连接到控制端142。并联电感元件218耦合于节点213与接地(或另一电压参考)之间。更具体地说，并联电感元件218的第一端耦合到节点213，并且并联电感元件218的第二端耦合到接地。最后，并联电容114耦合于节点113与接地(或另一电压参考)之间。更具体地说，并联电容114的第一端耦合到节点113，并且并联电容114的第二端耦合到接地。
根据实施例，在两个输入匹配网络110、210中，电感元件112的电感值可以处于约150皮亨利(pH)到约500pH之间的范围内，电感元件116的电感值可以处于约50pH到约250pH之间的范围内，并且并联电容114的电容值可以处于约10皮法(pF)到约200pF之间的范围内。最后，在输入匹配网络210中，串联电容220的电容值可以处于约10pF到约100pF之间的范围内。在其它实施例中，上述组件中的一些或全部组件的组件值可以小于或大于以上给出的范围。
令人期望的是，并联电容114具有相对较大的电容(例如，大于约60pF)，以在节点113处提供RF低阻抗点(例如，以在节点113处提供“RF冷点”或“伪RF冷点”)。换言之，节点113表示电路中用于RF信号的低阻抗点。根据实施例，放大器电路100、200还包括耦合于节点113(例如，或节点113处或耦合到节点113的另一RF低阻抗点)与接地参考节点之间的输入侧基带终端(BBT)电路160。可以与晶体管140定位于相同的装置封装体内(并且因此被认为是封装体内基带终端电路)的输入侧基带终端电路160可以用于通过在包络频率下呈现低阻抗和/或在RF频率下呈现高阻抗来改善由输入匹配电路110、210与偏置馈电(例如，稍后描述的偏置馈电191)之间的相互作用引起的放大器电路100、200的低频谐振(LFR)。从RF匹配角度来看，输入侧基带终端电路160基本上可以被认为是“不可见的”，因为其主要在包络频率下实现阻抗(即，基带终端电路160提供针对放大器电路100、200的包络频率的终端)。如稍后将结合图3A-3F更详细地讨论的，在各个实施例中，输入侧基带终端电路160可以具有多种不同电路配置中的任一种。在仍其它实施例中，如节点113与基带终端电路160之间的虚线连接所示，输入侧基带终端电路160可以从放大器电路100、200中排除。
参考图1和2两者并且如前所述，放大器电路100、200中的每个放大器电路包括耦合于输入102与晶体管140的控制端142之间的分数谐波谐振器(FHR)电路130。在图1和2所示出的实施例中，FHR电路130耦合于节点113和晶体管的控制端142之间，并且更具体地说，耦合于节点113与节点115(或电感116的第一端)之间。节点113可以被认为是FHR电路130的“输入”或“输入端”，并且节点115可以被认为是FHR电路130的“输出”或“输出端”。在图1和2的实施例中，FHR电路130定位于输入阻抗匹配电路110、210“之内”，这意指输入阻抗匹配电路110、210的组件既耦合到FHR电路130的输入又耦合到其输出。更具体地说，在图1中，电容元件114耦合到FHR电路130的输入(节点113)，并且电感元件116耦合到FHR电路130的输出(节点115)。类似地，在图2中，电容元件114和220耦合到FHR电路130的输入(节点113)，并且电感元件116耦合到FHR电路130的输出(节点115)。
FHR电路130包括并联耦合于节点113与节点115之间的电感元件132(例如，第三组键合线或集成螺旋电感器)和电容134，其中节点115通过电感116耦合到晶体管140的控制端142。选择电感元件132和电容134的电感值和电容值，使得电感元件132和电容134的并联组合产生基本频率f0与二次谐波频率2f0之间的高阻抗情况(模拟短路)以及接近2f0的低阻抗情况。更具体地说，选择电感元件132和电容134的电感值和电容值，使得FHR电路130以低于二次谐波频率操作频带，但高于基本频率频带的谐振频率fr谐振(即，谐波谐振器以介于基本频率与二次谐波频率之间的谐振频率谐振)。换句话说，FHR电路130以作为基本频率f0的分数x的谐振频率fr谐振，其中所述分数大于1但小于2。换句话说，分数x是介于1与2之间的假分数。例如但不通过限制的方式，FHR电路130可以以处于介于约1.25f0与约1.9f0之间的第一范围内(即，1.25≤x≤1.9)或处于介于约1.4f0与约1.6f0之间的第二范围内(即，1.4≤x≤1.6)的谐振频率fr谐振。在一些实施例中，FHR电路130可以以约1.5f0(即，x≈1.5)的谐振频率fr谐振。根据实施例，电感元件132的电感值(L132)和电容134的电容值(C134)可以根据以下方程选择：
Figure BDA0002738440540000131
其中x是基本频率f0的分数，FHR电路130被设计成以所述基本频率谐振(即，fr＝xf0)。
作为一个非限制性例子，当FHR电路130被设计成以1.5f0(即，x＝1.5)的频率谐振并且基本操作频率为2.0千兆赫(GHz)(其二次谐波处于4.0GHz)时，电感元件132的电感值可以为约141pH，并且电容134的电容值可以为约20pF。在其它实施方案中，基本频率可以低于或高于2.0GHz，并且FHR电路130被设计成谐振的基本频率的分数x可以小于或大于1.5，在所述情况下，电感元件132的电感值和电容134的电容值将被选择成具有适当不同的值。根据实施例，电感元件132的电感值可以处于约20pH到约1纳亨(nH)之间的范围内，并且电容134的电容值可以处于约1pF到约300pF之间的范围内，但是这些组件的值也可以处于这些范围之外。
如先前所述，FHR电路130被设计成以高于基本频率f0且低于二次谐波频率2f0的频率fr谐振。包含并联耦合的电感132和电容134的FHR电路130当以fr谐振时，将在节点113与节点115之间产生高阻抗。因此，晶体管140的控制端142(例如，栅极端)将在频率fr下以高阻抗终止。在刚好高于fr的频率下，FHR电路130将表现得像电容器，并且晶体管140的控制端142将以负电抗终止。在无源无损网络中，电抗趋于随频率增加，这将确保在控制端142处看到的电抗在2f0下的值会比在fr下的值高。由于终止控制端142的电抗在fr之上刚好为负，并且在2f0下将更高，因此，当进行适当设计时，可以在控制端142处在2f0下实现接近零的电抗值(即，模拟短路)。即使在RF频率下电路元件中存在损耗，也可以实现低阻抗(即，与装置的Ropt相比接近短路的阻抗)。这种2f0终端是高效操作所期望的。
在实施例中，放大器电路100、200中的每个放大器电路(如由虚线偏置馈电191所示)还可以任选地包括耦合到节点113的栅极端偏置电路190，所述栅极端偏置电路190可以充当基本上与第一基带终端电路160并联耦合的第二(封装体外)基带终端电路。可以将以类似(或不同)方式配置的漏极端偏置电路(未示出)耦合到晶体管140的输出端144。偏置电路190包括偏置馈电191(例如，微带线)、串联耦合的电感元件192(例如，与图5的偏置引线592串联耦合的图6的一条或多条键合线692)和电容器196，其中中间节点193处于电感器/电容器组合之间。根据实施例，电感元件192的电感值可以处于约1500pH到约2500pH之间的范围内，并且电容器196的电容值可以处于约8,000纳法(nF)到约12,000nF之间的范围内，但是电感和/或电容值也可以更低或更高。
为了向晶体管140的输入端142提供栅极偏置电压，可以将外部偏置电路(未示出)连接到节点193(例如，偏置引线的远端)，并且可以通过此节点提供偏置电压。可以通过输出侧偏置电路(未示出)以类似方式向节点158提供漏极偏置电压。在其它实施例中，可以不包括输入侧或输出侧偏置电路中的任一者或两者。在这种其它实施例中，反而可以将外部偏置电路连接到输入102或输出104，并且可以通过输入102和/或输出104提供一个或多个偏置电压。
参考图2，在通过输入102而不是通过栅极偏置电路190提供栅极偏置的实施例中，电路200还可以包括与电容220并联耦合于节点213与113之间的电阻器122，以及与电感218串联的DC阻断电容器219。当包括电阻器222和DC阻断电容器219时，所述电阻器222和DC阻断电容器219各自被配置成在RF频率下提供高阻抗。根据实施例，电阻器222的电阻值可以处于约50欧姆到约150欧姆的范围内，电感218的电感值可以处于约100pH到约350pH的范围内，并且DC阻断电容器219的电容值可以处于约50pF到约300pF的范围内，但是这些组件的电阻值和电容值也可以更低或更高。尽管图2以特定串联布置示出了第三电感元件218和DC阻断电容器219(例如，第三电感元件218直接连接到节点213)，但在其它实施例中，可以颠倒第三电感元件218和DC阻断电容器219的顺序(例如，DC阻断电容器219直接连接到节点213，并且第三电感元件218耦合于DC阻断电容器219与接地之间)。再次，并且如通过用虚线来描绘电阻器222和DC阻断电容器219所指示的，例如在通过栅极端偏置电路190提供栅极偏置电压的实施例中，可以从电路200中排除电阻器222和DC阻断电容器219。
在放大器电路100、200的输出侧上，输出阻抗匹配电路150耦合于晶体管140的第一电流传导端144(例如，漏极端)与输出104之间。输出阻抗匹配电路150被配置成使放大器电路100、200的输出阻抗与可以耦合到输出104的外部电路或组件(未示出)的输入阻抗相匹配。输出阻抗匹配电路150可以具有多种不同电路配置中的任一种，并且图1、2中仅示出了一个例子。更具体地说，在图1、2所示的非限制性例子中，输出阻抗匹配电路150包括两个电感元件152、154和一个并联电容156。第一电感元件152(例如，第四组键合线)耦合于晶体管140的第一电流传导端144(例如，漏极端)与输出104之间。在实施例中，第二电感元件154(例如，第五组键合线)耦合于晶体管140的第一电流传导端144与节点158之间，所述节点158对应于另一RF低阻抗点。在实施例中，并联电容156的第二端耦合到接地(或另一电压参考)。
再次，RF低阻抗点158表示电路中用于RF信号的低阻抗点。根据实施例，另一(输出侧)基带终端(BBT)电路162耦合于RF低阻抗点158与接地参考节点之间。再次，基带终端电路162可以用于通过在包络频率下呈现低阻抗和/或在RF频率下呈现高阻抗来进一步改善由输出阻抗匹配电路150与偏置馈电(未示出)之间的相互作用引起的放大器电路100、200的LFR。从RF匹配的角度来看，基带终端电路162还可以被认为是“不可见的”。
如现在将结合图3A-3F描述的，在各个实施例中，基带终端电路160、162可以具有多种不同电路配置中的任一种。例如，图3A-3F示出了基带终端电路(例如，图1、2的基带终端电路160、162)的六个示例实施例。在图3A-3F中的每个图中，基带终端电路300、301、302、303、304、305耦合于连接节点313(例如，图1、2的节点113和/或节点158)与接地(或另一电压参考)之间。另外，每个基带终端电路300-305包括串联耦合于连接节点313与接地之间的包络电感362Lenv、包络电阻器364Renv和包络电容器366Cenv。在图3A-3E中的每个图中，包络电感362的第一端耦合到节点313，并且包络电感362的第二端耦合到节点380。包络电阻器364的第一端耦合到节点380，并且包络电阻器364的第二端耦合到节点382。包络电容器366的第一端耦合到节点382，并且包络电容器366的第二端耦合到接地(或另一电压参考)。尽管在图3A-3E中，节点313与接地参考节点之间的一系列组件的顺序是包络电感362、包络电阻器364和包络电容器366，但是在其它实施例中，串联电路中的组件的顺序可以是不同的。例如，在图3F中，包络电阻器364耦合于节点313与节点384之间，包络电感362耦合于节点384与节点386之间，并且包络电容器366耦合于节点386与接地(或另一电压参考)之间。
参考图3A-3F并且根据实施例，包络电感362可以被实施为集成电感(例如，图6、8的电感662)、被实施为分立电感器和/或被实施为将连接节点313耦合到包络电阻器364(例如，通过节点380)的一组键合线。例如并且如稍后将详细描述的，包络电感362可以整体形成为IPD(如图5-9的IPD 580、580'、581、581')的一部分。例如，包络电感362的电感值可以处于约5pH到约2000pH之间的范围内。期望地，包络电感362的电感值小于约500pH(例如，在实施例中，低至50pH或可能甚至更低)。在其它实施例中，包络电感362的值可以低于或高于上文给出的范围。
在实施例中，包络电阻器364可以被实施为集成电阻器(例如，图6、8的电阻器664)或者在另一个实施例中，被实施为分立电阻器。例如，包络电阻器364可以整体形成为IPD(如图5-9的IPD 580、580'、581、581')的一部分。在一些实例中，包络电容器366和包络电感器362可以提供另外的寄生电阻，所述寄生电阻可以被视为形成包络电阻器364的总体电阻的一部分。在实施例中，包络电阻器364的电阻值可以处于约0.1欧姆到约5.0欧姆之间的范围内，但是包络电阻器364的电阻值也可以处于此范围之外。
在实施例中，包络电容器366可以被实施为集成电容器(例如，图6、8的电容器666)或者在另一个实施例中，被实施为分立电容器(例如，“芯片电容器”)。例如，包络电容器366可以整体形成为IPD(如图5-9的IPD 580、580'、581、581')的一部分。在实施例中，包络电容器366的电容值可以处于约1nF到约1微法(μF)之间的范围内，但是包络电容器366的电容值也可以处于此范围之外。
图3A中所示出的基带终端电路300的第一实施例包括包络电感362、包络电阻器364和包络电容器366的简单串联组合。相反，在图3B-3F的实施例中，基带终端电路301-305可以包括一个或多个“旁路”或“并联”电容器368、370、372、374、376、378，Cpara，所述电容器与包络电感362和/或包络电阻器364并联耦合。在一些实施例中，旁路电容器368、370、372、374、376、378中的每个旁路电容器可以被实施为分立电容器(例如，图6、8的电容器678)，或者在其它实施例中，被实施为集成电容器。在这些实施例的每个实施例中，旁路电容器368、370、372、374、376、378的电容值可以处于约3.0pF到约1400pF之间的范围内。在其它实施例中，旁路电容器368、370、372、374、376、378中的任一个的值可以低于或高于上文给出的范围。
在图3B的基带终端电路301中，旁路电容器368，Cpara与包络电感362并联耦合。更具体地说，包络电感362和旁路电容器368的第一端耦合到节点313，并且包络电感362和旁路电容器368的第二端耦合到节点380。
在图3C的基带终端电路302中，旁路电容器370，Cpara与包络电阻器364并联耦合。更具体地说，包络电阻器364和旁路电容器370的第一端耦合到节点380，并且包络电阻器364和旁路电容器370的第二端耦合到节点382。
在图3D的基带终端电路303中，旁路电容器372，Cpara与包络电感362和包络电阻器364并联耦合。更具体地说，旁路电容器372跨节点313和382耦合。
在图3E的基带终端电路304中，第一旁路电容器374，Cpara1与包络电感362并联耦合，并且第二旁路电容器376，Cpara2与包络电阻器364并联耦合。更具体地说，包络电感362和第一旁路电容器374的第一端耦合到节点313，并且包络电感362和第一旁路电容器374的第二端耦合到节点380。另外，包络电阻器364和第二旁路电容器376的第一端耦合到节点380，并且包络电阻器364和第二旁路电容器376的第二端耦合到节点382。
参考图3B、3E和3F的基带终端电路301、304和305，并联耦合的电感362和电容器368、374或378形成频率接近电路301、304或305被结合的装置或电路(例如，图1、2的放大器电路100、200)的中心操作频率的并联谐振电路。如本文所使用的并且根据实施例，术语“接近中心操作频率”意指“在中心操作频率的20％内”。因此，例如，当装置具有2.0千兆赫(GHz)的中心操作频率时，“接近中心操作频率”的频率对应于落在1.8GHz到2.2GHz范围内的频率。虽然2.0GHz给定为示例中心操作频率，但是装置也可以具有与2.0GHz不同的中心操作频率。在替代性实施例中，术语“接近中心操作频率”可以意指“在中心操作频率的10％内”或“在中心操作频率的5％内”。
由于Lenv//Cpara在接近装置中心操作频率的频率下形成并联谐振电路，因此并联谐振电路Lenv//Cpara基本上表现为这种频率的开路。因此，可能存在于与电路301、304或305耦合的节点313处的接近中心操作频率的RF能量将通过并联谐振电路Lenv//Cpara偏转。即使对电感362使用相对低的电感值，也可以提供这种偏转。出于这些原因，电路301、304和305可以通过在包络频率下呈现低阻抗并且在RF频率下呈现高阻抗来显著改善所述电路结合到其中的装置或电路(例如，图1、2放大器电路100、200)的LFR。
在图3C、3D和3E的基带终端电路302、303、304的实施例中的每一个实施例中，旁路电容器370、372或376与包络电阻器364并联耦合。因为电容器370、372或376可以用于在包络电阻器364周围路由RF电流，所以电路302、303、304可能导致由包络电阻器364耗散的RF电流减小。电路302、303、304的这种特性还可以用于更好地保护包络电阻器364免受由于在没有旁路电容器370、372或376的情况下可能以其它方式流过包络电阻器364的过量电流的潜在损害。
当与电路300相比时，电路301-305中的每一个可以提高装置效率，因为所述电路301-305允许较少的RF电流流过包络电阻器364(并且被包络电阻器364耗散)。另外，由于电路301-305对接近基带终端电路被结合的装置的中心操作频率的RF频率呈现高阻抗，因此将电路301-305连接到RF低阻抗点(例如，图1、2的RF低阻抗点113或158)并不重要，但是所述电路301-305可以连接到所述RF低阻抗点。相反，甚至是当电路301-305耦合到显示出较高RF阻抗的节点时，也可以实现电路301-305的益处。这种情况在输入阻抗匹配电路和输出阻抗匹配电路中包括其它节点。
再次参照图1和2并且如稍后将结合图5-9更详细地描述的，RF放大器装置的各个实施例可以包括至少一个输入侧集成无源装置(IPD)组合件(例如，图5-9的IPD组合件580、580'、581、581')和至少一个输出侧IPD组合件(例如，图5的IPD组合件582、583)。一个或多个输入侧IPD组合件(例如，图5-9的IPD组合件580、580'、581、581')包括输入电路110、210、分数谐波谐振器电路130和基带终端电路160的部分。例如，如前所述，由图1、2的虚线框180、280所涵盖的组件中的一些或全部组件可以包括在输出侧IPD组合件中或其上。类似地，所述一个或多个输出侧IPD组合件(例如，图5的IPD组合件582、583)包括输出电路150和基带终端电路162的部分。更具体地说，每个IPD组合件可以包括具有一个或多个集成无源组件的半导体衬底。在几个特定实施例中，每个输入侧IPD组合件可以包括并联电容114、并联电感218、并联电容219、串联电容220、电阻222、FHR电路电感132、FHR电路电容134和基带终端电路160的组件(例如，图3A-3F的组件362、364、366、368、370、372、374、376、378)。在其它特定实施例中，每个输出侧IPD组合件可以包括并联电容156以及基带终端电路162的组件(例如，图3A-3F的组件362、364、366、368、370、372、374、376、378)。
在其它实施例中，输入阻抗匹配电路110、210和输出阻抗匹配电路150以及基带终端电路160、162的一些部分可以被实施为不同/分立组件或被实施为其它类型的组合件(例如，低温共烧陶瓷(LTCC)装置、小型PCB组合件等)的部分。在仍其它实施例中，输入阻抗匹配电路110、210和/或输出阻抗匹配电路150的一些部分可以耦合到包括晶体管140的半导体管芯和/或集成在所述半导体管芯内。以下对包括IPD组合件的实施例的详细描述不应被视为限制本发明的主题，并且术语“无源装置衬底”或“IPD衬底”意指包括无源装置的任何类型的结构，包括IPD、LTCC装置、晶体管管芯、PCB组合件等。
图1和2的放大器电路100、200中的每个放大器电路可以实施为单路径放大器，所述单路径放大器在输入102处接收RF信号、通过晶体管140放大所述信号并且在输出104处产生放大RF信号。可替换的是，可以一起实施放大器电路100、200的多个实例以提供如多尔蒂功率放大器或另一种类型的多路径放大器电路等多路径放大器。
例如，图4是可以实施放大器电路100或200的实施例的多尔蒂功率放大器(DPA)400的简化示意图。DPA 400包括输入节点402、输出节点404、功率分配器406(或分路器)、主放大器路径420、峰化放大器路径421和组合节点480。负载490可以耦合到组合节点480(例如，通过阻抗变换器，未示出)以从放大器400接收放大RF信号。
功率分配器406被配置成将在输入节点402处接收的输入RF信号的功率分为输入信号的主要部分和峰化部分。主输入信号在功率分配器输出408处提供给主放大器路径420，并且峰化输入信号在功率分配器输出409处提供给峰化放大器路径421。在以全功率模式操作期间，当主放大器440和峰化放大器441均向负载490供应电流时，功率分配器406在放大器路径420、421之间分配输入信号功率。例如，功率分配器406可以均等地分配功率，使得输入信号功率的大约一半被提供给每个路径420、421(例如，用于对称的多尔蒂放大器配置)。可替换的是，功率分配器406可以不等地分配功率(例如，用于非对称多尔蒂放大器配置)。
本质上，功率分配器406对在输入节点402处供应的输入RF信号进行分配，并且沿着主放大器路径420和峰化放大器路径421分别放大分配信号。然后将放大信号同相地组合在组合节点480处。重要的是，跨所关注的频带维持主放大器路径420与峰化放大器路径421之间的相位一致性以确保放大的主信号和峰化信号同相地到达组合节点480处，并且因此确保适当的多尔蒂放大器操作。
可以在主放大器440的输入处实施输入阻抗匹配网络410(输入MNm)(例如，图1、2的输入阻抗匹配电路110、210)。类似地，可以在峰化放大器441的输入处实施输入阻抗匹配网络411(输入MNp)(例如，图1、2的输入阻抗匹配电路110、210)。匹配网络410、411可以用于将主放大器440和峰化放大器441的栅极阻抗变换为更令人期望的系统级阻抗，并且操纵信号相位以确保正确的多尔蒂放大器操作。输入匹配网络410、411的全部或部分可以在包括主放大器440和/或峰化放大器441的功率晶体管封装体内实施，或者输入阻抗匹配网络410、411的一些部分可以在PCB或安装了功率晶体管封装体的其它衬底上实施。
根据本发明主题的各个实施例，DPA 400还包括耦合于放大器440、441的输入与主放大器和峰化放大器440、441的输入之间的分数谐波谐振器(FHR)电路430、431(例如，图1、2的FHR电路130)。如前所述，FHR电路430、431被配置成在DPA 400的二次谐波频率2f0附近产生低阻抗情况(模拟短路)。
主放大器440和峰化放大器441中的每一个包括用于放大通过放大器440、441传导的RF信号的一个或多个单级功率晶体管集成电路(IC)或多级功率晶体管IC(或功率晶体管管芯)。根据各个实施例，主放大器440和/或峰化放大器441中的任一者或两者的所有放大器级或最终放大器级可以例如使用III-V场效应晶体管(例如，HEMT)来实施，如GaN FET(或另一种类型的III-V晶体管，包括GaAs FET、GaP FET、InP FET或InSb FET)。在一些实施例中，在主放大器440或峰化放大器441中的仅一个被实施为III-V FET的情况下，其它放大器可以被实施为硅基FET(例如，LDMOS FET)。
根据实施例，载波放大器440和峰化放大器441各自包括单级放大器(即，具有单个放大级或功率晶体管的放大器)。在其它实施例中，载波放大器440为两级放大器，所述两级放大器包括以级联(或串联)布置连接在载波放大器输入与载波放大器输出之间的相对低功率驱动器放大器(未示出)和相对高功率末级放大器(未示出)。在载波放大器级联布置中，驱动器放大器的输出(例如，漏极端)电耦合到末级放大器的输入(例如，栅极端)。类似地，峰化放大器441可以包括两级放大器，所述两级放大器包括以级联布置连接在峰化放大器输入与峰化放大器输出之间的相对低功率驱动器放大器(未示出)和相对高功率末级放大器(未示出)。在峰化放大器级联布置中，驱动器放大器的输出(例如，漏极端)电耦合到末级放大器的输入(例如，栅极端)。在其它实施例中，载波放大器440和峰化放大器441中的每一个可以包括多于两个级联耦合放大级。
尽管主功率晶体管IC和峰化功率晶体管IC可以具有相同的尺寸(例如，在对称多尔蒂配置中)，但是主功率晶体管IC和峰化功率晶体管IC可替换地可以具有不相等的尺寸(例如，在各种非对称多尔蒂配置中)。如本文所使用的，涉及功率晶体管IC的术语“尺寸”是指在IC中具体化的功率晶体管的外围/载流能力。在非对称多尔蒂配置中，一个或多个峰化功率晶体管IC通常比一个或多个主功率晶体管IC大某个乘数。例如，所述一个或多个峰化功率晶体管IC的尺寸可以是所述一个或多个主功率晶体管IC的两倍，使得所述一个或多个峰化功率晶体管IC的载流能力为所述一个或多个主功率晶体管IC的两倍(即，峰化放大器和主放大器的峰化放大器IC与主放大器IC的尺寸比率为2:1)。也可以实施除2:1比率之外的峰化放大器IC与主放大器IC尺寸比率。
可以在主放大器440的输出处实施输出阻抗匹配网络450(输出MNm)(例如，图1、2的输出阻抗匹配电路150)。类似地，可以在峰化放大器441的输出处实施输出阻抗匹配网络451(输出MNp)(例如，图1、2的输出阻抗匹配电路150)。在每种情况下，匹配网络450、451可以用于将主放大器440和峰化放大器441的漏极阻抗变换为更令人期望的系统级阻抗，并且操纵信号相位以确保正确的多尔蒂放大器操作。输出阻抗匹配网络450、451的全部或部分可以在包括主放大器440和/或峰化放大器441的功率晶体管封装体内实施，或者输出阻抗匹配网络450、451的一些部分可以在PCB或安装了功率晶体管封装体的其它衬底上实施。
在DPA 400的操作期间，主放大器440被偏置成在AB类模式(或深度AB类模式)下操作，并且峰化放大器441被偏置成在C类模式(或深度C类模式)下操作。在一些配置中，峰化放大器156可以被偏置成在B类或深度B类模式下操作。主放大器440和峰化放大器441分别通过载波输出电路450和峰化输出电路451耦合到组合节点480。在低到中等输入信号功率电平下(即，在RF输入402处的输入信号的功率低于峰化放大器441的接通阈值电平的情况下)，DPA 400在低功率模式下操作，在所述低功率模式下，主放大器440进行操作以放大输入信号，并且峰化放大器441最低限度地导电(例如，峰化放大器441基本上处于断开状态)。在此操作阶段期间，主输出电路450确定主放大器440将暴露到的最大VSWR(电压驻波比)。相反，当输入信号功率增加到主放大器440达到电压饱和的电平时，功率分离器406在主放大路径420与峰化放大器路径421之间划分输入信号的能量，并且两个放大器440、441均操作以放大其输入信号的相应部分。
当输入信号电平增加超过主放大器440在压缩中操作的点时，峰化放大器441导电也增加，从而向负载490供应更多的电流。作为响应，主放大器输出的负载线阻抗减小。事实上，主放大器440的负载线响应于输入信号功率而动态变化(即，峰化放大器441向主放大器440提供有源负载拉动)时发生阻抗调制效应。耦合于主放大器440的输出与组合节点480之间的主输出电路450将主放大器负载线阻抗变换为回退时的高值，从而允许主放大器440在扩展的输出功率范围内有效地向负载490供应功率。
DPA 400具有“非反相”负载网络配置。在非反相配置中，输入电路被配置成使得在放大器400的中心操作频率f0下，供应到峰化放大器441的输入信号相对于供应到主放大器440的输入信号延迟90度。为了确保主输入RF信号和峰化输入RF信号以约90度的相位差到达主放大器440和峰化放大器441，如对多尔蒂放大器操作来说是基本的，相位延迟元件482将约90度的相位延迟施加到峰化输入信号。例如，相位延迟元件482可以包括四分之一波传输线或者具有约90度的电长度的另一种合适类型的延迟元件。
本质上，相位延迟元件482补偿由主放大器440的输出与组合节点480之间的相移和阻抗变换元件484实施的90度相位延迟。例如，相移和阻抗变换元件484可以包括耦合于主放大器440的输出与组合节点480之间的传输线。基本上，相位延迟元件482以及相移和阻抗变换元件484使沿主放大器路径420和峰化放大器路径421施加到RF信号的相移相等，以确保放大信号同相地到达组合节点480。
多尔蒂放大器的替代性实施例可以具有“反相”负载网络配置。在这种配置中，输入电路被配置成使得在放大器400的中心操作频率f0下，供应到主放大器440的输入信号相对于供应到峰化放大器441的输入信号延迟约90度，并且输出电路被配置成在峰化放大器441的输出与组合节点480之间将约90度的相位延迟施加到所述信号。
放大器440和441连同分数谐波谐振器电路430、431和匹配网络410、411、450、451的部分可以在分立的封装功率放大器装置中实施。在这种装置中，输入引线和输出引线耦合到衬底，并且每个放大器440、441可以包括也耦合到衬底的单级功率晶体管或多级功率晶体管。分数谐波谐振器电路430、431以及输入匹配网络410、411和输出匹配网络450、451的部分可以作为另外的组件实施在封装装置内。另外，如下文详细描述的，基带终端电路(例如，在图3A-3F中所示的图1、2的BBT电路160、162的实施例)也可以作为另外的组件实施在封装装置内。
例如，图5是封装RF放大器装置500的实施例的俯视图，所述封装RF放大器装置500体现了图1、2的电路100或200的两个并联实例并且可以用于提供多尔蒂放大器(例如，图4的DPA400)中的放大器(例如，图4的放大器440、441)、FHR电路(例如，图1、2的FHR电路130)和匹配网络(例如，图4的匹配网络410、411、450、451)的全部或部分。另外，如下文将更详细描述的，装置500包括两个输入侧IPD组合件580、580'、581、581'，所述两个输出侧IPD组合件580、580'、581、581'中的每一个包括输入阻抗匹配电路510、510'、511、511'(例如，图1、2、4的电路110、210、410、411)、基带终端电路560、561(例如，图1、2的电路160)以及分数谐波谐振器(FHR)电路530、531(例如，图1、2、4的电路130、430、431)的部分。另外，装置500包括两个输出侧IPD组合件582、583，所述两个输出侧IPD组合件582、583中的每一个包括输出阻抗匹配电路550、551(例如，图1、2、4的电路150、450、451)和基带终端电路562、563(例如，图1、2的电路162)的部分。
在实施例中，装置500包括凸缘506(或“装置衬底”)，所述凸缘506包括厚度足以为装置500的各种电组件和元件提供结构支撑的刚性导电衬底。另外，凸缘506可以用作晶体管管芯540、541的散热器和安装在凸缘506上的其它装置。凸缘506具有顶表面和底表面(在图5中仅可见顶表面的中心部分)和对应于装置500的周界的大致矩形的周界。
凸缘506由导电材料形成，并且可以用于为装置500提供接地参考节点。例如，各种组件和元件可以具有电耦合到凸缘506的端，并且当装置500结合到更大的电气系统中时，凸缘506可以电耦合到系统接地。凸缘506的至少顶表面由导电材料层形成，并且可能所有凸缘506均由块状导电材料形成。
在实施例中，隔离结构508附接到凸缘506的顶表面。由刚性电绝缘材料形成的隔离结构508在装置的导电特征之间(例如，在引线502-505、592-595与凸缘506之间)提供电隔离。在实施例中，隔离结构508具有框架形状，所述框架形状包括具有中心开口的基本上封闭的四边结构。如图5所示，隔离结构508可以具有基本上矩形的形状，或者隔离结构508可以具有另一种形状(例如，环形、椭圆形等)。
通过隔离结构508中的开口暴露的凸缘506的顶表面的一部分在本文中被称为装置500的“有源区”。晶体管管芯540、541连同IPD组合件580(或580')、581(或581')、582、583定位于装置500的有源装置区内，稍后将更详细地描述这一点。例如，晶体管管芯540、541和IPD组合件580-583可以使用导电环氧树脂、焊料、焊料凸块、烧结和/或共晶键合耦合到凸缘506的顶表面。
装置500容纳两条放大路径(用箭头520、521指示)，其中每条放大路径520、521表示电路100或200(图1、2)的物理实施方案。当结合到多尔蒂放大器(例如，图4的DPA 400)中时，放大路径520可以对应于主放大器路径(例如，图4的主放大器路径420)，并且放大路径521可以对应于峰化放大器路径(例如，图4的峰化放大器路径421)。在一些实例中，可以切换顺序，其中放大路径520可以对应于峰化放大器路径，并且放大路径521可以对应于主放大器路径。
每条路径520、521包括输入引线502、503(例如，图1、2的输入102)、输出引线504、505(例如，图1、2的输出104)、一个或多个晶体管管芯540、541(例如，图1、2的晶体管140或图4的放大器440、441)、输入阻抗匹配电路510(或510')、511(511')(例如，图1、2的输入阻抗匹配电路110、210或图4的输入匹配网络410、411的部分)、输出阻抗匹配电路550、551(例如，图1、2的输出阻抗匹配电路150或图4的输出匹配网络450、451的部分)、输入侧基带终端电路560、561(例如，图1、2的基带终端电路160)、输出侧基带终端电路562、563(例如，图1、2的基带终端电路162)、FHR电路530、531(例如，图1、2、4的FHR电路130、430、431)。
输入和输出引线502-505安装在中心开口的相对侧上的隔离结构508的顶表面上，并且因此输入和输出引线502-505升高到凸缘506的顶表面上方并且与凸缘506电隔离。通常，输入和输出引线502-505被朝向成允许在输入和输出引线502-505与隔离结构508的中心开口内的组件和元件之间附接键合线。
每个晶体管管芯540、541包括集成功率FET，其中每个FET具有控制端(例如，栅极端)和两个电流传导端(例如，漏极端和源极端)。每个晶体管管芯540、541内的FET的控制端通过输入阻抗匹配电路510(或510')、511(或511')和FHR电路530、531耦合到输入引线502、503。另外，每个晶体管管芯540、541内的FET的一个电流传导端(例如，漏极端)通过输出阻抗匹配电路550、551耦合到输出引线504、505。在实施例中，每个晶体管管芯540、541内的FET的另一个电流传导端(例如，源极端)通过管芯540、541电耦合到凸缘506(例如，到接地)。
稍后将结合图6-9更详细地描述输入阻抗匹配电路510、510'、511、511'、基带终端电路560、561和FHR电路530、531的实施例，图6-9更详细地示出了这些电路510、510'、511、511'、530、531、560、561的组件。如将结合图6-9说明的，这些电路的组件中的一些组件可以在IPD组合件580(或580')、581(或581')内实施。简言之，每个输入阻抗匹配电路510(或510')、511(或511')与输入引线502、503和晶体管管芯540、541内的FET的控制端之间的FHR电路530、531串联耦合。每个输入侧基带终端电路560、561耦合于IPD组合件580(或580')、581(或581')内的节点513、514(例如，图1、2的节点113，如导电键合焊盘)与接地参考(例如，凸缘506)之间。每个FHR电路530、531耦合于晶体管管芯540、541内的FET的控制端(例如，栅极端)与输入引线502、503之间。在IPD组合件580(或580')内，每个FHR电路530、531更具体地耦合于第一节点513、514(例如，图1的节点113或图2的节点213)与第二节点515、516(例如，图1、2的节点115)之间，其中第一节点513和第二节点515(或第一节点514、第二节点516)中的每个节点可以物理地实施为IPD组合件580(或580')的导电键合焊盘。
输出阻抗匹配电路550、551、FHR电路530、531和基带终端电路562、563的组件中的一些组件可以在IPD组合件582、583内实施。简言之，每个输出阻抗匹配电路550、551耦合于晶体管管芯540、541内的FET的电流传导端(例如，漏极端)与输出引线504、505之间。每个基带终端电路562、563耦合于IPD组合件582、583内的节点558、559(例如，图1、2的节点158或另一个RF低阻抗点)与接地参考(例如，凸缘506)之间。
除了输入和输出引线502-505之外，装置500还可以包括偏置电路系统(例如，包括图1、2的偏置电路190)。在图5的实施例中，偏置电路中的每个偏置电路包括电感元件(例如，图1、2的电感元件192)，并且输入侧(栅极)偏置电路中的每个偏置电路另外包括电容器596、597(例如，图1、2的电容器196)。例如，每个电容器596、597可以是分立电容器(或“芯片电容器”)，所述电容器的第一端耦合到偏置引线592、593的远端，并且所述电容器的第二端耦合到接地参考节点(例如，在与装置500连接的PCB上)。
每个偏置电路的电感元件可以包括例如偏置引线592、593、594、595和将每条偏置引线592-595间接耦合到每个晶体管管芯540、541内的FET的控制端(例如，栅极端)或电流传导端(例如，漏极端)的一条或多条键合线(例如，图6、8的键合线692)的串联耦合布置。每条偏置引线592-595的远端(对应于图1、2的节点193)可以电耦合到外部偏置电路(未示出)，所述外部偏置电路通过偏置引线592-595向每个FET的控制端或电流传导端提供偏置电压。当通过偏置引线592、593提供栅极偏置电压时，可以从装置500中排除下文所述的电阻器622(例如，图2的电阻器222)和电容器619(例如，图2的电容器219)。在其它实施例中，可以不包括输入侧或输出侧偏置电路中的任一者或两者。在这种实施例中，反而可以将外部偏置电路连接到输入引线502、503或输出引线504、505，并且可以通过输入引线502、503和/或输出引线504、505提供一个或多个偏置电压。
在图5的例子中，装置500包括两个基本上并行起作用的晶体管管芯540、541，但是另一半导体装置也可以包括单个晶体管管芯或多于两个晶体管管芯。另外，装置500包括也基本上并行起作用的两个输入侧IPD组合件580(或580')、581(或581')和两个输出侧IPD组合件582、583。应当理解的是，也可以实施更多或更少的IPD组合件580-583。
根据实施例，装置500结合在空气腔封装体中，其中晶体管管芯540、541，IPD组合件580-583和各种其它组件定位在封闭的空气腔内。基本上，空气腔由凸缘506、隔离结构508和覆盖隔离结构508和引线502-505、592-595并与隔离结构508和引线502-505、592-595接触的帽盖(未示出)界定。在图5中，外周界将与凸缘506的外周界大致对齐。在其它实施例中，装置500的组件可以结合到包覆模制的封装体中(即，有源装置区内的电气组件用非导电模制化合物包封并且引线502-505、592-595的部分还可以被模制化合物包围的封装体)。在包覆模制的封装体中，可以不包括隔离结构508。
现在参考包括装置500(图5)的部分的放大视图的图6-9，所述部分包括输入阻抗匹配电路510、510'、基带终端电路560和FHR电路530的两个实施例。更具体地说，图6和7描绘了包括单段式输入阻抗匹配电路510(例如，图1、5的输入阻抗匹配电路110、510)的实施例，并且图8和9描绘了包括两段式输入阻抗匹配电路510'(例如，图2、5的输入阻抗匹配电路210、510')的实施例。
就存在基本相似性的程度而言，单段式输入阻抗匹配电路实施例(例如，图1的输入阻抗匹配电路110)和两段式输入阻抗匹配电路实施例(例如，图2的输入阻抗匹配电路210)两者将结合图6-9一起描述。更具体地说，图6和8分别是封装RF功率放大器装置500的左下侧输入侧部分600、600'沿放大器路径520的第一实施例和第二实施例俯视图。部分600、600'(图6、8)包括功率晶体管管芯540的一部分、输入引线502的一部分以及输入侧IPD组合件580或580'，在输入侧IPD组合件580或580'中和上实施单段式输入阻抗匹配电路(图6、7)或两段式输入阻抗匹配电路(图8、9)、FHR电路530和基带终端电路560。为了加强理解，图7和9分别包括沿线7-7和9-9截取的图6和8的RF功率放大器装置的部分600、600'的横截面侧视图。更具体地说，图7和9是通过输入引线502、IPD组合件580或580'、凸缘506的一部分以及晶体管管芯540的横截面视图。如图7和9所示，功率晶体管管芯540和IPD组合件580或580'耦合到导电凸缘506，并且输入引线502与导电凸缘506电隔离(例如，使用隔离结构508)。应当注意的是，装置500的沿放大器路径521的输入侧部分可以与图6-9中示出的部分600或600'基本相同。
功率晶体管管芯540包括晶体管输入端642(例如，导电键合焊盘)，所述晶体管输入端642在功率晶体管管芯540内电连接到集成于管芯540内的单级或末级FET 730(图7、9)的控制端(例如，栅极端)。如先前所讨论的，每个FET 730可以包括如GaN FET(或另一种类型的III-V晶体管，包括GaAs FET、GaP FET、InP FET、或InSb FET)等III-V场效应晶体管(例如，HEMT)。更具体地说，每个FET 730可以一体地形成于基底半导体衬底732(例如，GaN衬底、GaN上硅衬底、GaN上碳化硅衬底等)中和其上。FET 730的控制端(例如，栅极端)与管芯540的输入端642之间的导电连接可以通过交替的介电层和图案化导电层的堆积结构734形成，其中图案化导电层的部分使用导电通孔电连接。管芯540的底表面上的导电层736可以提供接地节点(例如，为源极端，所述接地节点可以使用贯穿衬底通孔或掺杂下沉区(未示出)连接到导电层736(并且因此连接到导电凸缘506))。
IPD组合件580(图6、7)、580'(图8、9)中的每个IPD组合件还可以包括基底半导体衬底782(例如，在本文中可以称为“IPD衬底”的硅衬底、碳化硅衬底、GaN衬底或另一种类型的半导体衬底)和交替的介电层和图案化导电层的堆积结构784，其中图案化导电层的部分使用导电通孔电连接。如以下将更加详细讨论的，输入阻抗匹配电路510或510'(例如，图1、2的阻抗匹配电路110或210)、基带终端电路560(例如，图1、2的基带终端电路160)和FHR电路530(例如，图1、2的FHR电路130)的各个电气组件一体地形成于IPD组合件580、580'内和/或连接到IPD组合件580、580'。这些电气组件可以电连接到IPD组合件580、580'的顶表面处的导电键合焊盘(例如，键合焊盘513、515、811)，并且还可以(例如，使用穿过半导体衬底782延伸到IPD组合件580、580'的底表面上的导电层786的导电贯穿衬底通孔)电连接到接地(或另一个电压参考)。
在图6-9所示出的两个实施例中，输入引线502(例如，图1、2的输入102)与IPD组合件580或580'之间的电连接包括第一电感元件612(例如，图1、2的电感元件112)，所述第一电感元件612可以被实施为第一组键合线，其第一端部耦合到输入引线502，并且第二端部耦合到IPD组合件580、580'的顶表面上的导电键合焊盘513(例如，对应于图1的连接节点113或图2的连接节点213)。类似地，在图6-9中示出的两个实施例中，IPD组合件580或580'与晶体管管芯540的输入端642(例如，栅极端)之间的电连接包括第二电感元件616(例如，图1、2的电感元件116)，所述第二电感元件616可以被实施为第二组键合线，其中第一端部耦合到IPD组合件580、580'的顶表面上的导电键合焊盘515(例如，对应于图1、2的连接节点115)，并且第二端部耦合到晶体管管芯540的输入端642。
现在参考图6和7，现在将描述包括单段式输入阻抗匹配电路510(例如，图1的输入阻抗匹配电路110)的部分的IPD组合件580的实施例。输入阻抗匹配电路510是单段式T匹配电路，所述单段式T匹配电路包括第一电感元件612(例如，图1的电感元件112)、并联电容器614(例如，图1的并联电容114)、第二电感元件616(例如，图1的电感元件116)。
如上所述，第一电感元件612和第二电感元件616各自可以实施为一组键合线。IPD组合件580包括在IPD组合件580的顶表面处暴露的导电键合焊盘513、515(对应于图1的节点113、115)，并且与电感元件612和616相关联的键合线的端部分别连接到键合焊盘513和515。根据实施例，电感元件612的电感值可以处于约150pH到约500pH之间的范围内，并且电感元件616的电感值可以处于约50pH到约250pH之间的范围内。在其它实施例中，电感元件612、616中的一个或两个电感元件的电感值可以小于或大于以上给出的范围。
并联电容器614(例如，图1的并联电容器114)耦合于键合焊盘513(例如，图1的节点113)与接地(或另一电压参考)之间(例如，使用穿过半导体衬底782延伸到导电层786和凸缘506的导电贯穿衬底通孔)。更具体地说，并联电容器614的第一端耦合到键合焊盘513，并且并联电容器614的第二端(例如，使用穿过半导体衬底782延伸到IPD组合件580的底表面上的导电层786的导电贯穿衬底通孔)电耦合到导电凸缘506。并联电容器614可以被实施为整体形成为IPD组合件580的一部分的金属-绝缘体-金属(MIM)电容器(或一组并联耦合的MIM电容器)。MIM电容器包括彼此对齐并且由堆积结构784的介电材料电分离的第一导电电极和第二导电电极(由堆积结构784的导电层的图案化部分形成)。在更具体的实施例中，并联电容器614的第一电极“直接连接”到键合焊盘513，其中“直接连接”意指可能用一个或多个导电迹线和/或导电通孔电连接，而不使用中间电路元件(即，具有多于一个迹线电感的电路元件，其中“迹线电感”是小于约100pH的电感)。因为并联电容器614和键合焊盘513“直接连接”，并且键合焊盘513也仅具有一个迹线电感，所以在实施例中，键合线612和并联电容器614也可以被认为是“直接连接的”。在替代性实施例中，可以使用耦合到IPD组合件580的顶表面的一个或多个分立电容器或使用另一种类型的电容器实施并联电容器614。根据实施例，并联电容器614的电容值可以处于约10pF到约200pF之间的范围内，但是并联电容器614也可以具有更低或更高的电容值。
现在参考图8和9，现在将描述包括两段式输入阻抗匹配电路510'(例如，图2的输入阻抗匹配电路210)的部分的IPD组合件580'的实施例。输入阻抗匹配电路510'具有两段式输入带通拓扑，其包括第一电感元件612(例如，图2的电感元件112)、一个或多个并联电容器614(例如，图2的并联电容114)、第二电感元件616(例如，图2的电感元件116)、并联电感器818(例如，图2的并联电感元件218)、串联电容器820(例如，图2的串联电容220)、任选的电阻器822(例如，图2的电阻222)以及与并联电感器818串联的任选的电容器819(例如，图2的电容219)。
再次，如上所述，第一电感元件612和第二电感元件616可以分别实施为一组键合线。IPD组合件580'包括在IPD组合件580'的顶表面处暴露的导电键合焊盘513、515(对应于图2的节点213、115)，并且与电感元件612和616相关联的键合线的端部分别连接到键合焊盘513和515。根据实施例，电感元件612的电感值可以处于约150pH到约500pH之间的范围内，并且电感元件616的电感值可以处于约50pH到约250pH之间的范围内。在其它实施例中，电感元件612、616中的一个或两个电感元件的电感值可以小于或大于以上给出的范围。
一个或多个并联电感器818(例如，图2的电感元件218)电耦合于键合焊盘513与接地(或另一电压参考)之间(例如，使用穿过半导体衬底782延伸到导电层786和凸缘506的导电贯穿衬底通孔)。根据实施例，每个并联电感器818可以被实施为由导电线圈形成的集成螺旋电感器，所述导电线圈被一体地形成为IPD组合件580'的一部分。根据实施例，一个或多个并联电感器818的电感值可以处于约100pH到约350pH的范围内，但是电感值也可以更低或更高。
在所示出的实施例中，任选的DC阻断电容器819(例如，图2的DC阻断电容器219)与每个并联电感器818串联耦合(例如，耦合于每个并联电感器818与接地(或另一电压参考)之间)。然而，如前文所述，当通过单独的栅极偏置电路(例如，通过偏置引线592和593)提供栅极偏置电压时，可以排除DC阻断电容器819。当包括时，每个DC阻断电容器819可以被实施为整体形成为IPD组合件580'的一部分的MIM电容器(或多个并联耦合的MIM电容器)。可替换的是，每个DC阻断电容器819可以被实施为连接到IPD组合件580的顶表面的一个或多个分立电容器。根据实施例，DC阻断电容器819的电容值可以处于约50pF到约300pF的范围内，但是电感值也可以更低或更高。
串联电容器820(例如，图2的串联电容220)的第一端直接或间接耦合到键合焊盘513(例如，图2的节点213)，并且串联电容器820的第二端直接或间接耦合到导电节点813(例如，图2的节点113)。串联电容器820(例如，图2的串联电容220)可以被实施为连接到IPD组合件580'的顶表面的分立电容器(或多个并联耦合的分立电容器，如图8所示)。可替换的是，串联电容器820可以被实施为整体形成为IPD组合件580'的一部分的MIM电容器(或多个并联耦合的MIM电容器)。根据实施例，串联电容器820的电容值可以处于约10pF到约100pF的范围内，但是电容值也可以更低或更高。
在所示实施例中，多个电阻器822(例如，图2的电阻器222)与键合焊盘513和导电节点813之间的一个或多个电容器820并联耦合。然而，如前文所述，当通过单独的栅极偏置电路(例如，通过偏置引线592和593)提供栅极偏置电压时，可以排除电阻器822。根据实施例，当包括电阻器822时，每个电阻器822可以整体形成为IPD组合件580'的一部分。例如，每个电阻器822可以是由堆积结构784上或内的多晶硅层形成的多晶硅电阻器。根据实施例，一个或多个电阻器822的电阻值可以处于约50欧姆到约150欧姆的范围内，但是电阻值也可以更低或更高。
根据实施例，每个并联电容器614(例如，图2的并联电容器114)的第一电极(或端)电耦合到导电节点813，并且每个并联电容器614的第二电极(或端)电耦合到接地(或另一电压参考)(例如，使用穿过半导体衬底782延伸到导电层786和凸缘506的导电贯穿衬底通孔)。每个并联电容器614可以被实施为整体形成为IPD组合件580'的一部分的MIM电容器(或一组并联耦合的MIM电容器)。在替代性实施例中，可以使用耦合到IPD组合件580'的顶表面的一个或多个分立电容器或使用另一种类型的电容器实施每个并联电容器614。根据实施例，一个或多个并联电容器614的电容值可以处于约10pF到约200pF的范围内，但是电容值也可以更低或更高。
现在参考图6-9中描绘的两个实施例，IPD组合件580、580'中的每个IPD组合件还包括FHR电路530(例如，图1、2的FHR电路130)。如先前结合图1-4所讨论的，FHR电路530连接于晶体管管芯540内的输入引线502(例如，图1、2的输入102)与FET 730的控制端(例如，栅极端)之间。在图6-9的实施例中，FHR电路530包括一个或多个电感器632(例如，图1、2的电感元件132)和一个或多个电容器634(例如，图1、2的电容134)的并联组合，其中选择一个或多个电感器632和一个或多个电容器634的电感值和电容值，使得一个或多个电感器632和一个或多个电容器634的并联组合产生接近二次谐波频率2f0的低阻抗情况(模拟短路)。更具体地说，选择一个或多个电感器632和一个或多个电容器电容634的电感值和电容值，使得FHR电路530以低于二次谐波频率操作频带，但高于基本频率频带的频率谐振(即，谐波谐振器以介于基本频率与二次谐波频率之间的频率谐振)。
根据实施例，一个或多个电感器632中的每个电感器可以被实施为由导电线圈形成的集成螺旋电感器，所述导电线圈被一体地形成为IPD组合件580、580'的一部分。在图6和7的实施例中，每个电感器632的第一端(或端部)耦合到键合焊盘513(例如，图1的节点113)，并且每个电感器632的第二端(或端部)耦合到键合焊盘515(例如，图1的节点115)。另外，每个电容器634的第一端耦合到键合焊盘513(例如，图1的节点113)，并且每个电容器634的第二端耦合到键合焊盘515(例如，图1的节点115)。因此，在IPD组合件580中，电感器632和电容器634在键合焊盘513与515之间彼此并联耦合。
在图8和9的实施例中，每个电感器632的第一端(或端部)耦合到导电节点813(例如，图2的节点113)，并且每个电感器632的第二端(或端部)耦合到键合焊盘515(例如，图2的节点115)。另外，每个电容器634的第一端耦合到导电节点813(例如，图2的节点113)，并且每个电容器634的第二端耦合到键合焊盘515(例如，图2的节点115)。因此，在IPD组合件580'中，电感器632和电容器634在导电节点813与键合焊盘515之间彼此并联耦合。
尽管在图6-9中将电感器632描绘为集成螺旋电感器，但在其它实施例中，电感器632可以是分立组件，或者电感器632可以用一条或多条键合线632'代替(虚线表示替代性实施例)，其中第一端部电耦合到键合焊盘515，并且第二端部电耦合到键合焊盘513(图6)或导电节点813(图8)。根据实施例，FHR电路530的一个或多个电容器634可以被实施为与IPD组合件580、580'的IPD衬底整体形成的电容器。例如，每个电容器634可以被实施为集成MIM电容器，所述集成MIM电容器包括彼此对齐并且由堆积结构784的介电材料电分离的第一导电电极和第二导电电极(由堆积结构784的导电层的图案化部分形成)。在替代性实施例中，可以使用耦合到IPD组合件580、580'的顶表面的分立电容器或使用另一种类型的电容器实施一个或多个电容器634。根据实施例，一个或多个电感器632的电感值可以处于约20pH到约1nH之间的范围内，并且一个或多个电容器634的电容值可以处于约1pF与约300nF之间的范围内，但是电感值和/或电容值也可以更低或更高。
IPD组合件580、580'还可以包括基带终端电路560(例如，图1、2的基带终端电路160)。在各个实施例中，基带终端电路560可以具有多种配置中的任一种，如但不限于图3A-3F中所示的配置之一。在图6-9所示出的实施例中，基带终端电路560中的每一个均具有图3F的基带终端电路305的拓扑。更具体地说，在图6和7的实施例中，基带终端电路560包括电连接于键合焊盘513(例如，图1、3F的可以对应于或耦合到RF低阻抗点的节点113、313)与接地参考(例如，凸缘506)之间的包络电阻器664(例如，图3F的电阻器364)、包络电感器662(例如，图3F的电感器362)和包络电容器666(例如，图3F的电容器366)的串联组合。在图8和9的实施例中，基带终端电路560包括电连接于导电节点813(例如，图2、3F的可以对应于或耦合到RF低阻抗点的节点113、313)与接地参考(例如，凸缘506)之间的包络电阻器664(例如，图3F的电阻器364)、包络电感器662(例如，图3F的电感器362)和包络电容器666(例如，图3F的电容器366)的串联组合。
另外，每个基带终端电路560包括与包络电感器662并联连接的旁路电容器678(例如，图3F的旁路电容器378)。在图6和8的实施例中，包络电感器662和旁路电容器678的并联组合的两个实例实施在IPD组合件580、580'的相对侧上。更具体地说，在所示实施例中，包络电感器662和电容器678的并联组合并联连接于包络电阻器664与包络电容器666之间。在替代性实施例中，基带终端电路560可以包括包络电感器662和电容器678的组合的仅一个实例或包络电感器662和电容器678的组合的多于两个实例。
在图6-9的实施例中，包络电阻器664一体形成为IPD组合件580、580'的一部分。例如，每个包络电阻器664可以是多晶硅电阻器，所述多晶硅电阻器由堆积结构784上或内的多晶硅层形成并且电耦合于键合焊盘513(图6和7)或导电节点813(图8和9)与包络电感器662和旁路电容器678的并联组合之间。在其它替代性实施例中，包络电阻器664可以由硅化钨或另一种材料形成，可以是厚膜电阻器或薄膜电阻器或者可以是耦合到IPD组合件580、580'的顶表面的分立组件。
包络电感器662还可以被一体形成为IPD组合件580、580'的一部分，如图6-9的实施例中所示。例如，每个包络电感器662可以是由堆积结构784的一个或多个导电层的一个或多个部分形成的图案化导体，其中导体的第一端部电耦合到包络电阻器664，并且导体的第二端部电耦合到包络电容器666的第一端。在替代性实施例中，每个包络电感器662可以被实施为多条键合线或实施为螺旋电感器(例如，在IPD组合件580、580'的顶表面上或附近)或实施为耦合到IPD组合件580、580'的顶表面的分立电感器。
在实施例中，每个旁路电容器678与每个包络电感器662并联耦合。旁路电容器678中的每一个可以是例如(例如，使用焊料、导电环氧树脂或其它手段)连接到IPD组合件580、580'的顶表面的分立电容器。更具体地说，每个旁路电容器678的第一端可以电耦合到包络电阻器664并且电耦合到包络电感器662的第一端，并且每个旁路电容器678的第二端可以电耦合到包络电感器662的第二端并且电耦合到包络电容器666的第一端。
例如，每个旁路电容器678可以是具有并联的交错电极和环绕式终端的多层电容器(例如，多层陶瓷电容器)。可替换的是，每个旁路电容器678可以形成单独的IPD的一部分(例如，形成于半导体衬底上的MIM电容器)或者可以是与IPD组合件580、580'的半导体衬底整体形成的电容器(例如，MIM电容器)。可替换的是，每个旁路电容器678可以被实施为能够为基带终端电路560提供期望电容的某种其它类型的电容器。
包络电容器666电耦合于接地参考节点(例如，每个IPD组合件580、580'的底表面处的导电层786)与包络电感器662和旁路电容器678的并联组合之间。例如，电容器666可以是与IPD组合件580、580'的IPD衬底一体形成的MIM电容器。在一些实施例中，电容器666可以形成于完全处于半导体衬底782上方的堆积结构784中，或者电容器666可以具有延伸到半导体衬底782中或以其它方式耦合到半导体衬底782或与半导体衬底782接触的部分。根据实施例，电容器666可以由第一电极、第二电极以及第一电极与第二电极之间的介电材料形成。电容器666的介电材料可以包括一层或多层多晶硅、各种氧化物、氮化物或其它合适的材料。在各个实施例中，电容器666的第一电极和第二电极可以包括导电层的水平部分(例如，平行于IPD组合件580、580'的顶表面和底表面的部分)和/或导电层的互连的竖直部分(例如，平行于IPD组合件580、580'的侧面的部分)。另外，电容器666的第一电极和第二电极可以由金属层和/或由导电半导体材料(例如，多晶硅)形成。可替换的是，包络电容器666可以是(例如，使用焊料、导电环氧树脂或其它手段)连接到IPD组合件580、580'的顶表面的分立电容器。如本领域的技术人员基于本文的描述将理解的，尽管图7、9中示出了电容器614、634和666的特定双板电容器结构，但是可替换的是，可以利用各种其它电容器结构。
而且，如前文所讨论的，偏置电路(例如，图1、2的偏置电路190)还可以耦合到晶体管730的控制端(例如，栅极端)，并且在一个实施例中，通过IPD组合件580、580'进行这种连接。更具体地说，在实施例中，至少一条键合线692的第一端部还可以连接到导电键合焊盘513(图6)或导电节点813(图8)，并且键合线692的第二端部连接到偏置引线(例如，图5的偏置引线592)。当通过外部偏置电路将偏置电压提供到偏置引线时，偏置电压可以通过键合线692、导电键合焊盘513或导电节点813、FHR电路530、键合线616和导电键合焊盘642传送到晶体管管芯540内的FET 730的栅极端。根据实施例，键合线692和偏置引线(例如，图5的偏置引线592)的串联组合的电感值可以处于约500pH到约3000pH之间的范围内，但是电感值也可以更低或更高。
图5-9示出了包括耦合到衬底的输入引线和输出引线(例如，使用中间电隔离)以及同样在输入引线与输出引线之间耦合到衬底的晶体管管芯的RF放大器装置的实施例。这种RF放大器装置可能特别适合于高功率放大。本领域的技术人员将基于本文的描述理解，还可以使用不同封装或构造形式实施各个实施例。例如，包括本发明主题的实施例的一个或多个放大路径可以耦合到如PCB、无引线型封装体(例如，四方扁平无引线(QFN)封装体)或另一种类型的封装体等衬底。在这种实施例中，可以使用导电焊区或其它输入/输出(I/O)结构实施一个或多个放大路径的输入和输出。这种实施方案可能特别适用于低功率放大系统，例如，包括相对低功率的多尔蒂放大器，其中主放大路径和峰化放大路径(包括裸晶体管管芯、IPD、偏置电路等)、功率分配器、延迟和阻抗反相元件、组合器和其它组件可以耦合到衬底。应该理解的是，本发明主题的实施方案不限于所示实施例。
图10是根据各个示例实施例的用于制造封装RF功率放大器装置(例如，图5的装置500)的方法的流程图，所述封装RF功率放大器装置包括输入阻抗匹配电路和输出阻抗匹配电路、输入侧基带终端电路和输出侧基带终端电路以及输入侧分数谐波谐振器电路(例如，图3A-3F、5的电路300-305、510、510'、511、511'、530、531、550、551、560-563)的实施例。所述方法可以在框1002-1004中开始于形成一个或多个IPD组合件。更具体地说，在框1002中，可以形成一个或多个输入和输出IPD(例如，图5-9的IPD 580、580'、581、581'、582、583)。根据实施例，每个输入IPD(例如，IPD 580、580'、581、581')包括阻抗匹配电路、基带终端电路和分数谐波谐振器电路的组件，如结合图6-9详细描述的。
除了形成每个IPD的无源组件之外，形成每个IPD还包括形成各种导电特征(例如，导电层和通孔)，所述导电特征促进每个电路的各个组件之间的电连接。例如，形成IPD还可以包括在每个IPD衬底的表面处形成各种可访问的连接节点。如先前所讨论的，连接节点可以包括导电键合焊盘，所述导电键合焊盘可以接受电感元件(例如，图6-9的键合线612、616)的附接。另外，在框1004中，在将对应于各个电路元件的一些组件(例如，图6-9的电容器614、634、666、678、820)实施为分立组件(而不是集成组件)时，可以将这些分立组件耦合到暴露于每个IPD的表面处的导体以形成一个或多个IPD组合件。
在框1006中，对于空气腔实施例，将隔离结构(例如，图5的隔离结构508)耦合到装置衬底(例如，凸缘506)。另外，一个或多个有源装置(例如，晶体管管芯540、541)和IPD组合件(例如，图5-9的IPD组合件580、580'、581、581'、582、583)耦合到衬底的顶表面的一部分，所述一部分通过隔离结构中的开口被暴露。引线(例如，输入和输出引线502-505以及偏置引线592-595，如果包括的话)耦合到隔离结构的顶表面。对于包覆模制的(例如，包封的)装置实施例，可以排除隔离结构，并且衬底和引线可以形成引线框的部分。
在框1008中，将一条或多条输入引线、一个或多个晶体管、一个或多个IPD组合件和一条或多条输出引线电耦合在一起。例如，如先前所讨论的，可以使用各个装置组件与元件之间的键合线进行电连接。例如，键合线中的一些键合线对应于输入匹配电路或输出匹配电路的电感组件(例如，图5-9的键合线612、616)。最后，在框1010中，对装置进行加盖(例如，对于空气腔封装体)或包封(例如，对于包覆模制封装体，使用模制化合物)。然后可以将所述装置结合到更大的电气系统(例如，多尔蒂放大器或其它类型的电气系统)中。
一种RF放大器的实施例包括晶体管、输入阻抗匹配电路(例如，单段式T匹配电路和多段式带通电路)以及分数谐波谐振器电路。所述输入阻抗匹配电路耦合于放大路径输入与晶体管输入端之间。所述分数谐波谐振器电路的输入耦合到所述放大路径输入，并且分数谐波谐振器电路的输出耦合到所述晶体管输入端。所述分数谐波谐振器电路被配置成以介于所述RF放大器的基本操作频率与二次谐波频率之间的谐振频率谐振。根据另外的实施例，所述分数谐波谐振器电路以所述基本频率的分数x谐振，其中所述分数介于1.25与1.9之间(例如，x≈1.5)。
一种封装射频(RF)放大器装置的实施例包括装置衬底、耦合到所述装置衬底的输入引线和输出引线、耦合到所述装置衬底的晶体管管芯、输入阻抗匹配电路以及分数谐波谐振器电路。所述晶体管管芯包括晶体管、晶体管输入端和耦合到所述输出引线的晶体管输出端。所述输入阻抗匹配电路耦合于所述输入引线与所述晶体管输入端之间。分数谐波谐振器电路具有输入和输出，其中所述分数谐波谐振器电路的所述输入耦合到所述输入引线，并且分数谐波谐振器电路的所述输出耦合到所述晶体管输入端。所述分数谐波谐振器电路被配置成以介于所述RF放大器的基本操作频率与二次谐波频率之间的谐振频率谐振。根据另外的实施例，所述分数谐波谐振器电路以所述基本频率的分数x谐振，其中所述分数介于1.25与1.9之间(例如，x≈1.5)。
在前的具体实施方式本质上仅仅是说明性的，并且不旨在限制主题的实施例或这种实施例的应用和用途。如本文所使用的，词语“示例性”意指“充当示例、实例或说明”。任何在本文中描述为示例性的实施方案不一定被解释为比其它实施方式优选或有利。此外，不旨在受到在前的技术领域、背景技术和具体实施方式中呈现的任何明示或暗示的理论的约束。
本文中所包含的各个附图中所示的连接线旨在表示各个元件之间的示例性功能关系和/或物理耦合。应当注意，本主题的实施例中可以存在许多替代性或另外的功能关系或物理连接。另外，某些术语在本文中还可以仅供参考使用并且因此不旨在是限制性的，并且术语“第一”、“第二”和其它此类关于结构的数值术语并不暗示序列或顺序，除非上下文明确指明。
如本文所使用的，“节点”意指给定信号、逻辑电平、电压、数据模式、电流或数量存在的任何内部或外部参考点、连接点、结点、信号线、导电元件等等。此外，两个或更多个节点可以由一个物理元件实现(并且即使在公共节点处接收或输出，也可以对两个或更多个信号进行多路复用、调制或以其它方式进行区分)。
前面的描述是指元件或节点或特征“连接”或“耦合”在一起。如本文所使用的，除非另有明确说明，否则“连接”意指一个元件直接地并且不一定是机械地连结到另一个元件(或与另一个元件直接连通)。同样，除非另有明确说明，否则“耦合”意指一个元件直接或间接地并且不一定是机械地连结到另一个元件(或通过电气方式或以其它方式与另一个元件直接或间接连通)。因此，尽管附图中所示的示意图描绘了元件的一种示例性布置，但是在所描绘主题的实施例中可以存在另外的中间元件、装置、特征或组件。
虽然前述具体实施方式中已经呈现了至少一个示例性实施例，但是应该理解的是，存在大量的变体。还应理解，本文所描述的一个或多个示例性实施例不旨在以任何方式限制所要求保护的主题的范围、适用性或配置。相反，前述具体实施方式将为本领域的技术人员提供用于实施一个或多个所描述的实施例的便捷路线图。应当理解的是，在不脱离由权利要求限定的范围的情况下，可以对元件的功能和布置作出各种改变，所述改变包括在提交本专利申请时已知的等效物或可预见的等效物。

Claims (10)

1.一种射频(RF)放大器，其特征在于，包括：
晶体管，所述晶体管具有晶体管输入端；
输入阻抗匹配电路，所述输入阻抗匹配电路耦合于第一放大路径的第一输入与所述晶体管输入端之间；以及
分数谐波谐振器电路，所述分数谐波谐振器电路具有输入和输出，其中所述分数谐波谐振器电路的所述输入耦合到所述第一放大路径的所述第一输入，其中分数谐波谐振器电路的所述输出耦合到所述晶体管输入端，并且其中所述分数谐波谐振器电路被配置成以介于所述RF放大器的基本操作频率与所述基本频率的二次谐波之间的谐振频率谐振。
2.根据权利要求1所述的RF放大器，其特征在于，所述分数谐波谐振器电路以所述基本频率的分数x谐振，其中所述分数介于1.25与1.9之间。
3.根据权利要求2所述的RF放大器，其特征在于，所述分数介于1.4与1.6之间。
4.根据权利要求1所述的RF放大器，其特征在于，所述分数谐波谐振器电路是并联电感器/电容器(LC)电路，所述并联电感器/电容器电路包括：
第一电感元件，所述第一电感元件具有电连接到所述第一输入的第一端和电连接到所述晶体管输入端的第二端；以及
第一电容，所述第一电容与所述第一电感元件并联连接。
5.根据权利要求1所述的RF放大器，其特征在于，所述分数谐波谐振器电路耦合于所述输入阻抗匹配电路内。
6.根据权利要求1所述的RF放大器，其特征在于，所述输入阻抗匹配电路具有单段式T匹配拓扑，所述单段式T匹配拓扑包括：
第一连接节点；
第二连接节点；
第二电容，所述第二电容耦合于所述第一连接节点与所述接地参考节点之间；以及
第二电感元件，所述第二电感元件耦合于所述第二连接节点与所述晶体管输入端之间，并且
其中所述分数谐波谐振器电路电耦合于所述第一连接节点与所述第二连接节点之间。
7.根据权利要求6所述的RF放大器，其特征在于，另外包括：
第三电感元件，所述第三电感元件耦合于所述第一输入与所述第一连接节点之间。
8.根据权利要求7所述的RF放大器，其特征在于：
所述第三电感元件包括连接于所述第一输入与所述第一连接节点之间的第一多条键合线；并且
所述第二电感元件包括连接于所述第二连接节点与所述晶体管输入端之间的第二多条键合线。
9.根据权利要求1所述的RF放大器，其特征在于，所述输入阻抗匹配电路具有多段式带通拓扑，所述多段式带通拓扑包括：
第一连接节点；
第二连接节点；
第三连接节点；
第二电感元件，所述第二电感元件耦合于所述第一连接节点与接地参考节点之间；
第二电容，所述第二电容耦合于所述第一连接节点与所述第二连接节点之间；
第三电容，所述第三电容耦合于所述第二连接节点与所述接地参考节点之间；以及
第三电感元件，所述第三电感元件耦合于所述第三连接节点与所述晶体管输入端之间，并且
其中所述分数谐波谐振器电路电耦合于所述第二连接节点与所述第三连接节点之间。
10.一种封装射频(RF)放大器装置，其特征在于，包括：
装置衬底；
输入引线，所述输入引线耦合到所述装置衬底；
输出引线，所述输出引线耦合到所述装置衬底；
晶体管管芯，所述晶体管管芯耦合到所述装置衬底，其中所述晶体管管芯包括晶体管、晶体管输入端和耦合到所述输出引线的晶体管输出端；
输入阻抗匹配电路，所述输入阻抗匹配电路耦合于所述输入引线与所述晶体管输入端之间；以及
分数谐波谐振器电路，所述分数谐波谐振器电路具有输入和输出，其中所述分数谐波谐振器电路的所述输入耦合到所述输入引线，其中分数谐波谐振器电路的所述输出耦合到所述晶体管输入端，并且其中所述分数谐波谐振器电路被配置成以作为基本频率的分数x的谐振频率谐振，其中所述分数介于1.25与1.9之间。
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