CN112748409A - 一种基于fpga的干扰信号压缩存储方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的干扰信号压缩存储方法，属于电子对抗领域，步骤如下：首先，FPGA实时计算采样信号的频率，得出频率控制字并存储；其次，抽取8路/16路信号的第一路信号并存储；其次，根据分区控制器读使能，读取频率控制字和单路采样信号，根据频率控制字生成单路本振信号；其次，将本振信号与单路采样信号进行共轭相乘，得到单路零频信号；其次将单路零频信号输入升采样滤波器，恢复为8路/16路零频信号；其次，根据频率控制字生成8路/16路本振信号；最后，根据本振频率控制字生成本振信号，与零频信号调制恢复为原始信号。

Description

一种基于FPGA的干扰信号压缩存储方法
技术领域
本发明属于电子对抗领域，具体涉及一种基于FPGA的干扰信号压缩存储方法。
背景技术
在电子对抗领域，干扰信号由原始采样信号进行调制生成，常用干扰信号存储方法是将截获的雷达信号存储到FPGA的BlockRam或者外设的QDR存储器中。随着信号采样速率、采样位宽以及采样时长的不断提高，现有的存储方法逐渐不能适应项目需求。
采用FPGA的BlockRam存储干扰信号的方法，存储方式简单，数据读取延迟小，但由于FPGA芯片本身的BlockRam容量有限，分区控制器每个分区往往只能存储最大十几us的干扰信号；采用外设QDR存储器存储干扰信号的方法，容量能够满足设计需求，但数据的写入和读出需要占用几十个工作时钟的延迟，且外设存储芯片的添加会提高硬件成本、增大电路板体积。
发明内容
本发明的目的在于提供一种基于FPGA的干扰信号压缩存储方法，在高采样率截获雷达信号的情况下，仅存储一路干扰信号，通过分区控制器的读写使能控制，将单路干扰信号输入升采样滤波器恢复为8路/16路干扰信号，且升采样滤波器阶数、系数均可配，可有效减少资源消耗，降低存储成本。
实现本发明目的的技术解决方案为：一种基于FPGA的干扰信号压缩存储方法，步骤如下：
步骤1、FPGA获得采样数据，经过测频模块得到实时信号频率，计算本振频率控制字，转入步骤2；
步骤2、调节干扰信号延迟与本振频率控制字一致，在分区控制器控制下将单路干扰复信号与本振频率控制字分别存入干扰信号存储RAM和频率控制字存储RAM，转入步骤3：
步骤3、在分区控制器控制下，同时读出两块存储RAM中的干扰复信号与频率控制字，频率控制字输入DDS模块，得到单路本振复信号，转入步骤4；
步骤4、延迟单路干扰复信号，与单路本振复信号进行共轭相乘，调制单路干扰信号至零频附近，得到单路零频复信号，转入步骤5；
步骤5、输入单路零频复信号至8倍/16倍由DSP实时配置阶数与系数的升采样滤波器，得到8路/16路零频复信号，转入步骤6；
步骤6、调节频率控制字延迟，输入延迟后的频率控制字8路/16路DDS模块，得到8路/16路本振复信号，转入步骤7；
步骤7、将8路/16路零频复信号与本振复信号进行相乘，调制为8路/16路原始干扰复信号。
本发明与现有技术相比，其显著优点在于：
(1)压缩存储方法空间复杂度低，占用FPGA资源少，存储资源消耗降低为原有方法的1/8或1/16，存储信号时间越长，资源节省越多；
(2)压缩存储方法不需要使用外设QDR存储器，可有效降低硬件生产成本与电路板面积；
(3)压缩存储方法时间复杂度低，处理时钟为22个工作时钟，相较于QDR存储所需的30个工作时钟，可节省8个工作时钟的延迟。
附图说明
图1为本发明一种基于FPGA的干扰信号压缩存储方法流程图。
图2为实施例1提供的1200MHz雷达信号5GHz采样率下升采样后频谱图。
具体实施方式
下面结合附图对本发明作进一步详细描述。
结合图1，本发明是一种基于FPGA的干扰信号压缩存储方法，算法的时间复杂度低、空间复杂度低，存储时间长，且不需要使用外设QDR存储器，硬件成本低。本发明包括以下步骤：
步骤1、FPGA获得8路/16路采样数据AD_DATA，经过测频模块得到实时信号频率，计算本振频率控制字FreqWord_Est，转入步骤2；
步骤2、由DSP下发频率控制字延迟周期freq_delay_num，调节干扰信号延迟与本振频率控制字一致，在分区控制器控制下将单路干扰复信号实部IQAnaly_RealD00、虚部IQAnaly_ImagD00、本振频率控制字FreqWord_Est存入信号存储RAM和频率控制字存储RAM，转入步骤3：
步骤3、在分区控制器控制下，同时读出两块存储RAM中的干扰复信号IQAnaly_RealD00、IQAnaly_ImagD00与频率控制字FreqWord_Est，将频率控制字输入DDS模块，得到单路本振复信号sin_out、cos_out，转入步骤4；
步骤4、延迟单路干扰复信号，与单路本振复信号进行共轭相乘，调制单路干扰信号至零频附近，得到单路零频复信号ZeroFreq_Real、ZeroFreq_Imag，转入步骤5；
步骤5、由DSP下发升采样滤波器系数Filter_Coeff和阶数Filter_num，对升采样滤波器进行实时配置，输入单路零频复信号至8倍/16倍升采样滤波器，得到8路/16路零频复信号实部SigUp_Real与虚部SigUp_Imag，转入步骤6；
步骤6、调节频率控制字延迟FreqWord_Delay，输入延迟后的频率控制字Ram_FreqWord_out至8路/16路DDS模块，得到8路/16路本振复信号实部dds_cos与虚部dds_sin，转入步骤7；
步骤7、将8路/16路零频复信号SigUp_Real、SigUp_Imag与本振复信号dds_cos、dds_sin进行相乘，调制为8路/16路原始干扰复信号JpData_Real、JpData_Imag。
实施例1
本实例采用5G采样率对1200MHz雷达干扰信号进行采样，频率控制字延迟参数、升采样滤波器阶数的取值如表1所示，根据本发明公开的一种基于FPGA的干扰信号压缩存储方法，其步骤具体如下：
表1参数取值范例
参数 取值
freq_delay_num 12
FreqWord_Delay 9
Filter_num 64
步骤1、FPGA获得8路/16路采样数据AD_DATA，经过测频模块得到实时信号频率，计算本振频率控制字FreqWord_Est，转入步骤2；
步骤2、由DSP下发频率控制字延迟周期12，调节干扰信号延迟与本振频率控制字一致，在分区控制器控制下将单路干扰复信号(经IQ解调后变换为-50MHz信号)实部IQAnaly_RealD00、虚部IQAnaly_ImagD00、本振频率控制字FreqWord_Est存入信号存储RAM和频率控制字存储RAM，转入步骤3：
步骤3、在分区控制器控制下，同时读出两块存储RAM中的干扰复信号IQAnaly_RealD00、IQAnaly_ImagD00与频率控制字FreqWord_Est，将频率控制字输入DDS模块，得到单路本振复信号sin_out、cos_out，转入步骤4；
步骤4、在延迟单路干扰复信号，与单路本振复信号进行共轭相乘，调制单路干扰信号至零频附近，得到单路零频复信号ZeroFreq_Real、ZeroFreq_Imag，转入步骤5；
步骤5、由DSP下发升采样滤波器系数Filter_Coeff和阶数64，对升采样滤波器进行实时配置，输入单路零频复信号至8倍/16倍升采样滤波器，得到8路/16路零频复信号实部SigUp_Real与虚部SigUp_Imag，转入步骤6；
步骤6、调节频率控制字延迟FreqWord_Delay，输入经9个时钟周期延迟后的频率控制字Ram_FreqWord_out至8路/16路DDS模块，得到8路/16路本振复信号实部dds_cos与虚部dds_sin，转入步骤7；
步骤7、将8路/16路零频复信号SigUp_Real、SigUp_Imag与本振复信号dds_cos、dds_sin进行相乘，调制为8路/16路原始干扰复信号JpData_Real、JpData_Imag。
对恢复后的干扰复信号进行FFT分析，可得到如图2所示的1200MHz雷达信号5GHz采样率下生采样后的频谱图，由图可知，信号无杂散动态范围可达40dB，满足设计需求。

Claims (1)

1.一种基于FPGA的干扰信号压缩存储方法，其特征在于，包括以下步骤：
步骤1、FPGA获得采样数据，经过测频模块得到实时信号频率，计算本振频率控制字，转入步骤2；
步骤2、调节干扰信号延迟与本振频率控制字一致，在分区控制器控制下将单路干扰复信号与本振频率控制字分别存入干扰信号存储RAM和频率控制字存储RAM，转入步骤3：
步骤3、在分区控制器控制下，同时读出两块存储RAM中的干扰复信号与频率控制字，频率控制字输入DDS模块，得到单路本振复信号，转入步骤4；
步骤4、延迟单路干扰复信号，与单路本振复信号进行共轭相乘，调制单路干扰信号至零频附近，得到单路零频复信号，转入步骤5；
步骤5、输入单路零频复信号至8倍/16倍，由DSP实时配置阶数与系数的升采样滤波器，得到8路/16路零频复信号，转入步骤6；
步骤6、调节频率控制字延迟，输入延迟后的频率控制字8路/16路DDS模块，得到8路/16路本振复信号，转入步骤7；
步骤7、将8路/16路零频复信号与本振复信号进行相乘，调制为8路/16路原始干扰复信号。
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