CN115793508A - 一种基于fpga的全流水16位干扰模拟方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的全流水16位干扰模拟方法，该技术包括电源部件，QSPI FLASH部件，高速ADC部件，FPGA SOC部件，高速DAC部件，时钟部件，变压器部件。通过两路变压器输入的中频信号，经高速ADC进行采样后输出给FPGA，FPGA根据中频采样信号和设定的目标相对速度、相对延迟，实现对干扰信号的多普勒、群延迟调制，高速DAC部将两路数字信号转化为中频输出信号，输出给变压器部件滤波输出，改善中频信号质量，完成干扰信号的生成。本发明通过使用32阶低通半带滤波器、双端口RAM及复数乘法单元等降低了硬件资源需求，并且提升了系统处理响应速度。该发明能够同时实现两路1.5GHz瞬时带宽高杂散干扰模拟，可用于导引头雷达等目标检测识别、跟踪功能测试。

Description

一种基于FPGA的全流水16位干扰模拟方法

技术领域

本发明涉及一种基于FPGA(现场可编程门阵列，Field Programming GatesArray)的高动态干扰模拟方法，可用于较高多音动态的目标和干扰模拟，属电子战技术领域。

背景技术

复杂电磁环境雷达的适应性考量，需要同时模拟干扰信号和目标信号来进行验证。雷达目标、干扰模拟器技术，产生特定条件下的目标和干扰，主要用于验证雷达的检测、跟踪和成像性能，并为雷达系统联调、雷达各子系统的调试提供有效的调试平台，亦是训练雷达操作人员的有效工具，可广泛用于电子对抗、侦查、雷达探测、武器装备研制、性能试验和鉴定提供相应的电磁信号环境，以便正确评估武器装备的技术指标。雷达目标、干扰模拟器分为基于DRFM(数字射频存储，Digital Radio Frequency Memory)的转发式干扰模拟方法和基于参数估计的再生式干扰模拟方法。由于基于DRFM的干扰模拟方法具有产生速度快，信号相干性强的优点，在干扰模拟方法中广泛得到了应用。

作为电子对抗核心技术，DRFM技术的数据流量化位数则决定了目标和干扰模拟的杂散。一般地，在不考虑ADC等硬件模块的杂散下，16位量化的数字中频数据的杂散可以做到SJNR≈6*16(量化位数)+2dB＝98dB。因此，在考虑信号杂散的基础上，目标和干扰模拟的多音动态可以很高。比如，设定输出信号最大杂散-50dBc时，则基于FPGA和DRFM的16位干扰模拟方法可以做到98dB-50dB＝48dB的多音动态范围(实际输出受限于DAC模块量化位数)。

作为DRFM技术的重要技术指标，全流水则保证了系统响应的快慢。特别是对于干扰模拟，更快的响应速度大大提高电子对抗性能。特别在随队式和近距离干扰场景中，典型的干扰模拟主机如图1所示。美国的EA-18G干扰吊舱典型干扰机在1990年左右已经能做到1us延时，并在海湾战争中大放异彩。到了现在，美国更是能做到400ns延时的目标和干扰模拟。同时，传统低量化位宽的DRFM技术在保证信号的杂散基础上，无法模拟出多信号的环境，而现代战争的电磁环境非常复杂，基本上不存在单信号的电磁环境。

为此，必须研制相应的雷达测试设备，而关键部分就是产生全流水、高杂散的数字模拟信号，同时要适应但不限于单雷达信号(比如防空导引头雷达)，用以检测雷达是否可以正常工作于复杂电磁信号环境，减少外场调试时间。

发明内容

发明目的：提供一种基于FPGA的全流水16位干扰模拟方法，通过硬件编程语言HDL实现该技术的功能。

技术方案：提供一种基于FPGA的全流水16位干扰模拟方法，包括电源部件，QSPIFLASH部件，高速ADC部件，FPGA SOC部件，高速DAC部件，时钟部件，变压器部件；

电源部件包括模拟电源模块和数字电源模块，模拟电源模块和高速ADC部件、高速DAC部件、时钟部件和变压器部件连接，数字电源模块和QSPI FLASH部件和FPGA SOC部件连接；高速ADC部件输出给FPGA SOC部件，与电源部件、变压器部件和FPGA SOC部件相连；高速DAC部件接收FPGA SOC部件的数字信号，与电源部件、变压器部件和FPGA SOC部件相连；QSPI FLASH部件与电源部件和FPGA SOC部件相连；FPGA SOC部件与时钟部件、高速ADC部件、电源部件和高速DAC部件相连；时钟部件与电源部件、高速ADC部件和高速DAC部件相连；变压器部件分别与电源部件、高速ADC部件和高速DAC部件相连。

根据本发明的一个方面，所述电源部件选用芯片器件为LTM4644IY_PBF电源芯片，稳定性强，输出功率大。

根据本发明的一个方面，所述高速ADC部件根据奈奎斯特采样率大于输入带宽两倍的要求，可选择3.2GSPS采样率且量化位数为12的双核采样ADC器件ADC12DL32，增加输入采样信号的信杂比。

根据本发明的一个方面，所述QSPI FLASH部件选用SPANSION FL256SAIF00，焊接简单，方便维护。

根据本发明的一个方面，所述FPGA SOC部件选用XC7Z045FFG900-2，具备丰富的可编程FPGA和CPU，为软件自由升级，多信号干扰技术奠定基础，如图2所示。

根据本发明的一个方面，所述高速DAC部件根据奈奎斯特采样率大于输入带宽两倍的要求，可选择3.2GSPS采样率且量化位数为12的双核采样DAC器件EV12DS130，增加输出信号的杂散。

根据本发明的一个方面，所述FPGA SOC部件单元的程序设计采用流水线结构的低耦合高内聚的模块化设计，包括ADC配置单元、DAC配置单元、DDC单元、DUC单元、基带频移单元和基带延迟单元，在所述FPGA SOC部件内，ADC配置单元与DDC单元相连，DDC单元与基带延迟单元相连，基带延迟单元与基带频移单元相连，基带频移单元与DUC单元相连，DUC单元与DAC配置单元相连。其中，ADC配置单元对所述高速ADC部件的寄存器配置并对中频输入进行3.2GSPS采样，DDC单元对数字采样进行数字下变频产生基带复数信号，基带延迟单元对基带复数信号进行存储延时，基带频移单元对基带复数信号进行多普勒调制，DUC单元对多普勒调制信号进行数字上变频产生干扰模拟数字信号，DAC配置单元对所述高速DAC部件的寄存器配置并将干扰模拟数字信号转换为高速DAC部件的所需的数据格式。

根据本发明的一个方面，所述ADC配置单元完成对中频输入3.2GSPS采样得到12位数字中频信号

n∈[0,1,2,…,N-1]，其中，T_s采样时间，f_c为输入信号载频。

根据本发明的一个方面，所述所述DDC单元对12位数字中频信号y(n)进行数字下变频产生16位数字基带信号y_IQ(n)：

其中，LPF{·}为32阶低通半带滤波器，D₂[·]将非零数据率抽取，数据率降低一半。

根据本发明的一个方面，所述基带延迟单元基于存储RAM18e双端口读取查表实现16位数字基带信号y_IQ(n)延时，从而变为16位基带延迟信号

即：

其中，N为输入信号延迟，单位为信号系统时钟周期5ns。

根据本发明的一个方面，所述干扰目标延迟的基带频移单元基于复数乘法DSP48E1单元实现16位基带延迟信号

频移，从而变为16位基带频移信号

即：

其中，M为干扰目标总数，f_di＝2v/λ为干扰目标i多普勒频移，i为干扰目标索引，v为干扰目标速度，λ信号波长，N_i为干扰目标i延迟。

根据本发明的一个方面，所述DUC单元对16位基带频移信号

进行数字上变频产生16位干扰模拟数字中频信号x(n),n∈[0,1,2,…,N-1]，即：

其中，

为基带频移信号实部，

为基带频移信号虚部，LPF{·}为32阶低通半带滤波器，I₂{·}将数据率内插零，数据率增加一倍。

根据本发明的一个方面，所述DAC配置单元对3.2GSPS干扰模拟16位数字中频信号x(n),n∈[0,1,2,…,N-1]进行中频输出。

一种FPGA SOC部件工作实现方法，具体步骤包括：

步骤1、设备上电后，ADC配置单元完成对所述高速ADC部件中两路3.2GSPS配置，使所述高速ADC部件对中频输入3.2GSPS正常采样得到y(n),n∈[0,1,2,…,N-1]；所述DAC配置单元完成对所述高速DAC部件3.2GSPS配置。

步骤2、所述高速ADC部件正常工作以后，所述FPGA SOC部件接收所述高速ADC部件采集到的3.2GSPS数字中频信号y(n)，所述DDC单元对数字中频信号y(n)进行数字下变频产生数字基带信号y_IQ(n)；

步骤3、所述DDC单元正常工作以后，所述基带延迟单元基于存储RAM查表实现数字基带信号y_IQ(n)延时，从而变为基带延迟信号

步骤4、所述基带延迟单元正常工作以后，所述基带频移单元基于乘法DSP48E1单元实现基带延迟信号

频移，从而变为基带频移信号

步骤5、所述基带频移单元正常工作以后，所述DUC单元对基带频移信号

进行数字上变频产生干扰模拟数字中频信号x(n),n∈[0,1,2,…,N-1]；

步骤6、所述DUC单元正常工作以后，所述DAC配置单元对3.2GSPS干扰模拟数字中频信号x(n),n∈[0,1,2,…,N-1]进行中频输出。

有益效果：本发明采用的32阶低通半带滤波器节省了大量乘法器和逻辑资源，并提升了系统处理响应速度；采用的双端口RAMB18E1读取技术将FPGA存储需求降低一半；采用的复数乘法DSP48E1单元技术将乘法器资源节省了25％；采用的可编程逻辑器件FPGA，为软件升级提供器件保证；采用的高速高杂散ADC部件可以同时实现两路中频信号3.2GSPS采样，配合高速高杂散DAC部件可同时实现两路1.5GHz瞬时带宽高杂散干扰模拟，增加了系统灵活性；采用的全流水16位干扰模拟方法，可用于导引头雷达等目标检测识别、跟踪功能测试，测试时可以脱离其实际的工作环境，易于测试产品是否可以正常工作；采用的全流水16位干扰模拟方法体积小，硬件电路简单，方便推广使用。

附图说明

图1是本发明的数字组件模块化设计位置示意图。

图2是本发明的数字可编程芯片内部资源图。

图3是本发明实施的全流水16位干扰模拟方法结构框图。

图4是本发明的FPGA SOC部件内各模块连接关系图。

具体实施方式

如图3所示，在该实施例中，一种基于FPGA的全流水16位干扰模拟方法包括电源部件，QSPI FLASH部件，高速ADC部件，FPGA SOC部件，高速DAC部件，时钟部件，变压器部件；

电源部件包括模拟电源模块和数字电源模块，模拟电源模块和高速ADC部件、高速DAC部件、时钟部件和变压器部件连接，数字电源模块和QSPI FLASH部件和FPGA SOC部件连接；高速ADC部件输出给FPGA SOC部件，与电源部件、变压器部件和FPGA SOC部件相连；高速DAC部件接收FPGA SOC部件的数字信号，与电源部件、变压器部件和FPGA SOC部件相连；QSPI FLASH部件与电源部件和FPGA SOC部件相连；FPGA SOC部件与时钟部件、高速ADC部件、电源部件和高速DAC部件相连；时钟部件与电源部件、高速ADC部件和高速DAC部件相连；变压器部件分别与电源部件、高速ADC部件和高速DAC部件相连。

所述电源部件，将12V直流电压转换为整个系统的电压，分为两个模块，一个模拟电源模块和一个数字电源模块，基于12V直流电压，模拟电源单元和高速ADC部件、高速DAC部件、时钟部件及变压器部件连接，输出3.3V，数字电源单元和QSPI FLASH部件和FPGA SOC部件连接，输出电压3.3V,1.8V和1V；

所述QSPI FLASH部件，将FPGA SOC部件的程序保存，上电时根据FPGA SOC部件的自举电路读写程序，与电源部件和FPGA SOC部件相连；

所述高速ADC部件，将两路变压器部件输入的中频输入信号进行3.2GSPS采样，输出给FPGA SOC部件，与电源部件和FPGA SOC部件相连；

所述FPGA SOC部件，根据中频采样信号和设定的目标相对速度、相对延迟，实现对数字中频信号的多普勒、群延迟调制，与高速ADC部件、高速DAC部件、电源部件和QSPIFLASH部件相连。

所述高速DAC部件，将两路3.2GSPS数字信号转化为中频输出信号，输出给变压器部件，与电源部件和FPGA SOC部件相连；

所述变压器部件，将中频信号滤波接收或输出，改善中频信号质量。

在进一步的实施例中，所述电源部件选用三片LTM4644IY_PBF电源芯片，稳定性强，输出功率大。

在进一步的实施例中，所述QSPI FLASH部件选用两片SPANSION FL256SAIF00，焊接简单，方便维护。

在进一步的实施例中，所述FPGA SOC部件选用一片XC7Z045FFG900-2，具备丰富的可编程FPGA和CPU，该芯片可原位替换为国产芯片FMQL45T900，为软件自由升级奠定基础。

如图4所示，在进一步的实施例中，所述FPGA SOC部件单元的程序设计采用流水线结构的低耦合高内聚的模块化设计，包括ADC配置单元、DAC配置单元、DDC单元、DUC单元、基带频移单元和基带延迟单元，在所述FPGA SOC部件内，ADC配置单元与DDC单元相连，DDC单元与基带延迟单元相连，基带延迟单元与基带频移单元相连，基带频移单元与DUC单元相连，DUC单元与DAC配置单元相连。其中，ADC配置单元对所述高速ADC部件的寄存器配置并对中频输入进行3.2GSPS采样，DDC单元对数字采样进行数字下变频产生基带复数信号，基带延迟单元对基带复数信号进行存储延时，基带频移单元对基带复数信号进行多普勒调制，DUC单元对多普勒调制信号进行数字上变频产生干扰模拟数字信号，DAC配置单元对所述高速DAC部件的寄存器配置并将干扰模拟数字信号转换为高速DAC部件的所需的数据格式。

在更进一步的实施例中，ADC配置单元基于3.2GSPS寄存器配置，将采样的中频信号

n∈[0,1,2,…,N-1]并行16路输出，其中，T_s采样时间，f_c为输入信号载频，数据采样位宽12位，系统运行时钟频率为200MHz。

在更进一步的实施例中，DDC单元滤波器采用32阶半带滤波器，乘法器输入位宽分别为中频数据12位，系数16位，基于四舍五入六取偶，乘法器输出位宽为12位，采用的DSP48E1乘法器个数为64个，系统运行时钟频率为200MHz。

在更进一步的实施例中，基带延迟单元存储器采用block RAM双端口模式，每个RAM容量为18kbits。其中，存储单元位宽为12*16＝192位，存储单元深度为16384个，此时干扰目标最大延迟为16384*5ns＝81920ns，延迟距离为81920*0.15m＝12288m。采用的RAMB18E1存储器个数为171个，系统运行时钟频率为200MHz。设定干扰目标个数为4个时，需要RAMB18E1存储器个数为171*4/2＝342个。设定干扰目标i的延时R_i，延时时钟个数按照如下公式产生：

其中，clk为系统运行时钟频率为200MHz。

在更进一步的实施例中，基带频移单元乘法器采用复数DSP48E1模式，乘法器输入位宽分别为基带延迟数据16位(低位补4个零扩充)，多普勒频移数据位16位，基于四舍五入六取偶，输出位宽为基带频移数据16位。多普勒频移数据采用block ROM双端口模式产生，其中存储单元位宽为16位，存储单元深度为4096个，采用的RAMB18E1存储器个数为4*16/2＝32个。四个干扰目标累计需要DSP48E1个数为24*4＝96个，RAMB18E1存储器个数为个32*4＝128个。设定干扰目标i的速度v_i，多普勒按照如下公式产生：

其中，f_c为雷达信号载频，C为光在空气中的速度。

在更进一步的实施例中，DUC单元滤波器采用32阶半带滤波器，乘法器输入位宽分别为中频数据16位，系数16位，基于四舍五入六取偶，乘法器输出位宽为16位，采用的DSP48E1乘法器个数为64个，系统运行时钟频率为200MHz。

在更进一步的实施例中，DAC配置单元对全流水16位干扰模拟3.2GSPS数字信号x(n),n∈[0,1,2,…,N-1]分成两路1.6GSPS中频，并截取数据高12位输出给高速DAC部件。

在更进一步的实施例中，两路16相的全流水16位干扰模拟3.2GSPS数字信号FPGASOC部件的DDC单元和DUC单元，其逻辑单元Slice LUT和Register，存储单元RAMB18E1，乘法器DSP48E1消耗，如下表1所示。

表1资源占用

资源类型	已用	全部	已用百分比
				Registers	38272	437200	8.75
Slice LUTs	18144	218600	8.30
				RAMB18E1s	0	1090	0
DSP48E1s	256	900	28.44

静态时序分析结果显示，DDC单元和DUC单元的关键路径最大工作周期为4.308ns，最高工作频率为232.126MHz，所以系统的最高工作频率不能超过232.126MHz。基于上述讨论，系统两路3.2GSPS中频信号在FPGA中分成32路运行，数字系统时钟为200MHz，复合时序要求。

在更进一步的实施例中，两路16相的全流水16位干扰模拟3.2GSPS数字信号FPGASOC部件的基带频移单元和基带延迟单元，其逻辑单元Slice LUT和Register，存储单元RAMB18E1，乘法器DSP48E1消耗，如下表2所示。

表2资源占用

资源类型	已用	全部	已用百分比
				Registers	113372	437200	25.93
Slice LUTs	49784	218600	22.77
				RAMB18E1s	940	1090	86.24
DSP48E1s	192	900	21.33

静态时序分析结果显示，基带频移单元和基带延迟单元的关键路径最大工作周期为4.901ns，最高工作频率为204.040MHz，所以系统的最高工作频率不能超过204.040MHz。基于上述讨论，系统两路3.2GSPS中频信号在FPGA中分成32路运行，数字系统时钟为200MHz，复合时序要求。

在更进一步的实施例中，根据实际模拟器项目测试，本发明的数字组件的响应延时不大于360ns，详细分析如表3所示。

表3时间延迟

一种基于FPGA的高精度多普勒模拟实现方法，具体步骤包括：

步骤1、设备上电后，ADC配置单元完成对所述高速ADC部件中两路3.2GSPS配置，使所述高速ADC部件对中频输入3.2GSPS正常采样得到y(n),n∈[0,1,2,…,N-1]；所述DAC配置单元完成对所述高速DAC部件3.2GSPS配置。

步骤2、所述高速ADC部件正常工作以后，所述FPGA SOC部件接收所述高速ADC部件采集到的3.2GSPS数字中频信号y(n)，所述DDC单元对数字中频信号y(n)进行数字下变频产生数字基带信号y_IQ(n)；

步骤3、所述DDC单元正常工作以后，所述基带延迟单元基于存储RAM查表实现数字基带信号y_IQ(n)延时，从而变为基带延迟信号

步骤4、所述基带延迟单元正常工作以后，所述基带频移单元基于乘法DSP48E1单元实现基带延迟信号

频移，从而变为基带频移信号

步骤5、所述基带频移单元正常工作以后，所述DUC单元对基带频移信号

进行数字上变频产生干扰模拟数字中频信号x(n),n∈[0,1,2,…,N-1]；

步骤6、所述DUC单元正常工作以后，所述DAC配置单元对3.2GSPS干扰模拟数字中频信号x(n),n∈[0,1,2,…,N-1]进行中频输出。

总之，本发明具有以下优点：1、本发明采用的32阶低通半带滤波器节省了大量乘法器和逻辑资源，并提升了系统处理响应速度；2、采用的双端口RAMB18E1读取技术将FPGA存储需求降低一半；3、采用的复数乘法DSP48E1单元技术将乘法器资源节省了25％；4、采用的可编程逻辑器件FPGA，为软件升级提供器件保证；5、采用的高速高杂散ADC部件可以同时实现两路中频信号3.2GSPS采样，配合高速高杂散DAC部件可同时实现两路1.5GHz瞬时带宽高杂散干扰模拟，增加了系统灵活性；6、采用的全流水16位干扰模拟方法，可用于导引头雷达等目标检测识别、跟踪功能测试，测试时可以脱离其实际的工作环境，易于测试产品是否可以正常工作；7、采用的全流水16位干扰模拟方法体积小，硬件电路简单，方便推广使用。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。

Claims (9)

1.一种基于FPGA的全流水16位干扰模拟方法，其特征在于，该技术包括电源部件，QSPIFLASH部件，高速ADC部件，FPGA SOC部件，高速DAC部件，时钟部件，变压器部件；

电源部件包括模拟电源模块和数字电源模块，模拟电源模块和高速ADC部件、高速DAC部件、时钟部件和变压器部件连接，数字电源模块和QSPI FLASH部件和FPGA SOC部件连接；高速ADC部件输出给FPGA SOC部件，与电源部件、变压器部件和FPGA SOC部件相连；高速DAC部件接收FPGA SOC部件的数字信号，与电源部件、变压器部件和FPGA SOC部件相连；QSPIFLASH部件与电源部件和FPGA SOC部件相连；FPGA SOC部件与时钟部件、高速ADC部件、电源部件和高速DAC部件相连；时钟部件与电源部件、高速ADC部件和高速DAC部件相连；变压器部件分别与电源部件、高速ADC部件和高速DAC部件相连。

所述电源部件，将12V直流电压转换为整个系统的电压，分为两个模块，一个模拟电源输出模块和一个数字电源输出模块，基于12V直流电压，模拟电源输出单元和高速ADC部件、高速DAC部件、时钟部件及变压器部件连接，输出3.3V，数字电源输出单元和QSPI FLASH部件和FPGA SOC部件连接，输出电压3.3V,1.8V和1V；

所述QSPI FLASH部件，将FPGA SOC部件的程序存储，上电时根据FPGA SOC部件的自举电路读写程序，与电源部件和FPGA SOC部件相连；

所述高速ADC部件，将两路变压器部件输入的中频输入信号进行3.2GSPS采样，输出给FPGA SOC部件，与电源部件和FPGA SOC部件相连；

所述FPGA SOC部件，根据中频采样信号和设定的目标相对速度、相对延迟，实现对数字中频信号的多普勒、群延迟调制，与高速ADC部件、高速DAC部件、电源部件和QSPI FLASH部件相连。

所述高速DAC部件，将两路3.2GSPS数字信号转化为中频输出信号，输出给变压器部件，与电源部件和FPGA SOC部件相连；

所述变压器部件，将中频信号滤波输出，改善中频信号质量。

2.根据权利要求1所述的一种基于FPGA的全流水16位干扰模拟方法，其特征在于，所述FPGA SOC部件单元的程序设计采用流水线结构的低耦合高内聚的模块化设计，包括ADC配置单元、DAC配置单元、DDC单元、DUC单元、基带频移单元和基带延迟单元，在所述FPGA SOC部件内，ADC配置单元与DDC单元相连，DDC单元与基带延迟单元相连，基带延迟单元与基带频移单元相连，基带频移单元与DUC单元相连，DUC单元与DAC配置单元相连。其中，ADC配置单元对所述高速ADC部件的寄存器配置并对中频输入进行3.2GSPS采样，DDC单元对数字采样进行数字下变频产生基带复数信号，基带延迟单元对基带复数信号进行存储延时，基带频移单元对基带复数信号进行多普勒调制，DUC单元对多普勒调制信号进行数字上变频产生干扰模拟数字信号，DAC配置单元对所述高速DAC部件的寄存器配置并将干扰模拟数字信号转换为高速DAC部件的所需的数据格式。

3.根据权利要求1所述的一种基于FPGA的全流水16位干扰模拟方法，其特征在于，ADC配置单元基于3.2GSPS寄存器配置，将采样的中频信号

n∈[0,1,2,…,N-1]并行16路输出，其中，T_s采样时间，f_c为输入信号载频，数据采样位宽12位，系统运行时钟频率为200MHz。

4.根据权利要求1所述的一种基于FPGA的全流水16位干扰模拟方法，其特征在于，DDC单元滤波器采用32阶半带滤波器，乘法器输入位宽分别为中频数据12位，系数16位，基于四舍五入六取偶，乘法器输出位宽为12位，采用的DSP48E1乘法器个数为64个，系统运行时钟频率为200MHz。

5.根据权利要求1所述的一种基于FPGA的全流水16位干扰模拟方法，其特征在于，基带延迟单元存储器采用block RAM双端口模式，每个RAM容量为18kbits。其中，存储单元位宽为12*16＝192位，存储单元深度为16384个，此时干扰目标最大延迟为16384*5ns＝81920ns，延迟距离为81920*0.15m＝12288m。采用的RAMB18E1存储器个数为171个，系统运行时钟频率为200MHz。设定干扰目标个数为4个时，需要RAMB18E1存储器个数为171*4/2＝342个。设定干扰目标i的延时R_i，延时时钟个数按照如下公式产生：

其中，clk为系统运行时钟频率为200MHz。

6.根据权利要求1所述的一种基于FPGA的全流水16位干扰模拟方法，其特征在于，基带频移单元乘法器采用复数DSP48E1模式，乘法器输入位宽分别为基带延迟数据16位(低位补4个零扩充)，多普勒频移数据位16位，基于四舍五入六取偶，输出位宽为基带频移数据16位。多普勒频移数据采用block ROM双端口模式产生，其中存储单元位宽为16位，存储单元深度为4096个，采用的RAMB18E1存储器个数为4*16/2＝32个。四个干扰目标累计需要DSP48E1个数为24*4＝96个，RAMB18E1存储器个数为个32*4＝128个。设定干扰目标i的速度v_i，多普勒按照如下公式产生：

其中，f_c为雷达信号载频，C为光在空气中的速度。

7.根据权利要求1所述的一种基于FPGA的全流水16位干扰模拟方法，其特征在于，DUC单元滤波器采用32阶半带滤波器，乘法器输入位宽分别为中频数据16位，系数16位，基于四舍五入六取偶，乘法器输出位宽为16位，采用的DSP48E1乘法器个数为64个，系统运行时钟频率为200MHz。

8.根据权利要求1所述的一种基于FPGA的全流水16位干扰模拟方法，其特征在于，DAC配置单元对全流水16位干扰模拟3.2GSPS数字信号x(n),n∈[0,1,2,…,N-1]分成两路1.6GSPS中频，并截取数据高12位输出给高速DAC部件。

9.一种基于FPGA的全流水16位干扰模拟方法实现方法，其特征在于，具体步骤包括：

步骤1、设备上电后，ADC配置单元完成对所述高速ADC部件中两路3.2GSPS配置，使所述高速ADC部件对中频输入3.2GSPS正常采样得到y(n),n∈[0,1,2,…,N-1]；所述DAC配置单元完成对所述高速DAC部件3.2GSPS配置。

步骤2、所述高速ADC部件正常工作以后，所述FPGA SOC部件接收所述高速ADC部件采集到的3.2GSPS数字中频信号y(n)，所述DDC单元对数字中频信号y(n)进行数字下变频产生数字基带信号y_IQ(n)；

步骤3、所述DDC单元正常工作以后，所述基带延迟单元基于存储RAM查表实现数字基带信号y_IQ(n)延时，从而变为基带延迟信号

步骤4、所述基带延迟单元正常工作以后，所述基带频移单元基于乘法DSP48E1单元实现基带延迟信号

频移，从而变为基带频移信号

步骤5、所述基带频移单元正常工作以后，所述DUC单元对基带频移信号

进行数字上变频产生干扰模拟数字中频信号x(n),n∈[0,1,2,…,N-1]；

步骤6、所述DUC单元正常工作以后，所述DAC配置单元对3.2GSPS干扰模拟数字中频信号x(n),n∈[0,1,2,…,N-1]进行中频输出。

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