CN112711290A - 半导体集成电路和用于半导体集成电路的温漂补偿方法 - Google Patents

半导体集成电路和用于半导体集成电路的温漂补偿方法 Download PDF

Info

Publication number
CN112711290A
CN112711290A CN202011535165.0A CN202011535165A CN112711290A CN 112711290 A CN112711290 A CN 112711290A CN 202011535165 A CN202011535165 A CN 202011535165A CN 112711290 A CN112711290 A CN 112711290A
Authority
CN
China
Prior art keywords
circuit
current
triode
resistance
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011535165.0A
Other languages
English (en)
Other versions
CN112711290B (zh
Inventor
黄海龙
陈建章
赵双龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Jinghua Microelectronics Co ltd
Original Assignee
Hangzhou Jinghua Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Jinghua Microelectronics Co ltd filed Critical Hangzhou Jinghua Microelectronics Co ltd
Priority to CN202011535165.0A priority Critical patent/CN112711290B/zh
Publication of CN112711290A publication Critical patent/CN112711290A/zh
Application granted granted Critical
Publication of CN112711290B publication Critical patent/CN112711290B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

实施例涉及半导体集成电路和用于半导体集成电路的温漂补偿方法。该半导体集成电路包括：带隙基准电路，被配置为生成基准电压VREF；温漂补偿电路，耦合至带隙基准电路，并且被配置为基于数字控制逻辑来补偿基准电压VREF的温漂；微电流源电路，耦合至带隙基准电路，并且被配置为基于基准电压VREF生成微电流IOUT1；以及电流放大和测试电路，耦合至微电流源电路，并且包括运算放大器U3、电阻R9、电阻R10、发热功率三极管Q4、以及开关K1、开关K2和开关K3，电流放大和测试电路被配置为在开关K1、开关K2和开关K3接通的情况下基于微电流IOUT1产生流过发热功率三极管Q4的电流IIN，以使得发热功率三极管Q4变热，从而改变带隙基准电路所处环境的温度。

Description

半导体集成电路和用于半导体集成电路的温漂补偿方法
技术领域
本公开的实施例总体上涉及半导体集成电路领域，并且更具体地，涉及一种半导体集成电路和用于半导体集成电路的温漂补偿方法。
背景技术
基准电压源在模拟信号处理系统和混合信号处理系统中占有非常重要的地位，其用于为系统中的其他电路提供电压基准。例如，基准电压源广泛应用于诸如模数转换器(ADC)、数模转换器(DAC)、传感器等诸多半导体集成电路中，其精度和稳定性会直接影响这些电路的信号处理精度，比如ADC或DAC等的转换精度、传感器的感测信号精度等。如何设计出精准稳定的基准电压源一直是业界所关注和研究的热点问题。
基准电压源的一个重要指标是其所提供的电压基准在宽温度范围内的工作稳定程度。温度漂移(简称温漂)系数是衡量基准电压源的工作稳定程度的一个重要参数，其描述基准电压源的输出电压随温度的变化。温漂系数越高，基准电压源的稳定程度越差。温漂系数越低，基准电压源的稳定程度越好。因此，期望为各种电路提供具有低温漂系数的基准电压源，以确保电路的信号处理精度。
目前市场上的基准电压源以及包含或使用基准电压源的电子产品，对于温漂的解决办法主要有两种。
第一种为在全温度范围内进行高精细温漂补偿校准。此方法能够将基准电压源的温漂补偿校准得非常小；但其缺点在于，需要至少能提供全温度范围内测试校准所需稳定环境的大量高端设备仪器，而这些设备仪器价格都相当昂贵，导致产品生产成本高，限制了其应用范围。
第二种为经验值补偿法，选择一部分产品作为样本或使用半导体集成电路的数次流片作为参照，通过测试和统计，得到平衡的补偿系数，作为生产依据。此方法生产成本小，效率高；但其缺点在于，无法消除产品不同个体之间的差异、不同批次之间的差异，并且受半导体集成电路的生产工艺中不可控因素影响非常大，稍有偏差，就会导致所得到的半导体集成电路产品良莠不齐。
发明内容
本公开的实施例提供了一种半导体集成电路和用于半导体集成电路的温漂补偿方法，旨在解决常规的带隙基准温漂解决方案存在的上述问题以及其他潜在的问题。
根据本公开的第一方面，提供了一种半导体集成电路，包括：带隙基准电路，被配置为生成基准电压VREF；温漂补偿电路，耦合至带隙基准电路，并且被配置为基于数字控制逻辑来补偿基准电压VREF的温漂；微电流源电路，耦合至带隙基准电路，并且被配置为基于基准电压VREF生成微电流IOUT1；以及电流放大和测试电路，耦合至微电流源电路，并且包括运算放大器U3、电阻R9、电阻R10、发热功率三极管Q4、以及开关K1、开关K2和开关K3，电流放大和测试电路被配置为在开关K1、开关K2和开关K3接通的情况下基于微电流IOUT1产生流过发热功率三极管Q4的电流IIN，以使得发热功率三极管Q4变热，从而改变带隙基准电路所处环境的温度，其中电阻R9的一端连接至运算放大器U3的同相输入端并且连接至微电流源电路的输出端，电阻R9的另一端经由开关K3连接至用于输出放大电流IOUT2的电流输出端，运算放大器U3的输出端连接至发热功率三极管Q4的基极，运算放大器U3的反相输入端连接至发热功率三极管Q4的发射极并且连接至芯片参考地，发热功率三极管Q4的集电极经由开关K1连接至用于引入电流IIN的电流输入端，开关K2和电阻R10串联连接在发热功率三极管Q4的发射极与电流输出端之间。
在根据本公开的实施例中，能够通过控制流过发热功率三极管Q4的电流来改变带隙基准电路所处环境的温度，从而改变由带隙基准电路输出的基准电压。以此方式，能够在常温条件下实现半导体集成电路中的带隙基准电路的温漂补偿校准，简化了温漂校准过程，降低了生产成本，并且提高了生产效率。此外，相对简化的测试条件满足对每个产品低成本下的单独修调校准，保证产品良好的一致性。
在一个实施例中，带隙基准电路包括三极管Q1、三极管Q2、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和运算放大器U1；三极管Q1和三极管Q2为NPN型三极管，三极管Q1的集电极与电阻R1的一端相连，三极管Q1的集电极与电阻R1之间的节点连接至运算放大器U1的同相输入端，三极管Q2的集电极与电阻R2的一端相连，三极管Q2的集电极与电阻R2之间的节点连接至运算放大器U1的反相输入端，电阻R1的另一端与电阻R2的另一端相连并且连接至电源输入；三极管Q1的发射极与电阻R3的一端相连，电阻R3的另一端与三极管Q2的发射极相连并且连接至温漂补偿电路；电阻R4和电阻R5串联连接在运算放大器U1的输出端与芯片参考地之间，基准电压VREF在运算放大器U1的输出端处被提供给微电流源电路；以及三极管Q1的基极与三极管Q2的基极相连并且连接至电阻R4和电阻R5之间的节点。应当理解，带隙基准电路的上述结构为示例性的。在其他实施例中，带隙基准电路可以包括更多或更少的元件，并且输出相应的基准电压。
在一个实施例中，温漂补偿电路包括逻辑控制电路和可变电阻RW1，逻辑控制电路被配置为提供用于控制可变电阻RW1对基准电压VREF的温漂补偿效果的数字控制逻辑，可变电阻RW1的一端连接至电阻R3与三极管Q2的发射极之间的节点，并且可变电阻RW1的另一端连接至芯片参考地。通过利用数字控制逻辑来控制温漂补偿电路对基准电压的温漂补偿效果，能够设定数字控制逻辑进行多点测试，并利用函数拟合求得温补系数。以此方式，多个测试点将分摊测试误差，对于测试过程中的干扰有良好的抗性，使得校准系数更加准确。
在一个实施例中，微电流源电路包括PMOS晶体管Q3、电阻R6、电阻R7、电阻R8和运算放大器U2；电阻R6的一端与电阻R7的一端相连并且连接至带隙基准电路的输出端，电阻R6的另一端连接至PMOS晶体管Q3的源极并且连接至运算放大器U2的反相输入端，电阻R7的另一端连接至运算放大器U2的同相输入端，电阻R8连接在运算放大器U2的同相输入端与芯片参考地之间；以及PMOS晶体管Q3的栅极连接至运算放大器U2的输出端，PMOS晶体管Q3的漏极用于向电流放大和测试电路提供微电流IOUT1。在这样的实施例中，微电流源电路能够根据基准电压VREF生成合适的微电流IOUT1，以提供给电流放大和测试电路，作为电流放大的基准。
在一个实施例中，电阻R10的阻值是可调的，以改变流过发热功率三极管Q4的电流IIN的大小。在这样的实施例中，通过调节电阻R10的阻值，使得灌入发热功率三极管Q4的电流IIN可控。以此方式，能够根据实际需求调整灌入的电流IIN的大小，决定带隙基准电路的工作环境温度的变化梯度。
根据本公开的第二方面，提供了一种用于根据本公开的第一方面的半导体集成电路的温漂补偿方法，包括：
电流调整步骤：接通开关K1、开关K2和开关K3，使得电流放大和测试电路产生流过发热功率三极管Q4的电流IIN；
温差形成步骤：在电流IIN流过发热功率三极管Q4的情况下，发热功率三极管Q4变热，使得带隙基准电路所处环境的温度产生△T的温差；
电压变化量产生步骤：假设数字控制逻辑为取值范围为D1、D2……Dn的M位二进制码值D，其中M和n均为大于1的正整数，针对D1、D2……Dn中的每一项，在带隙基准电路所处环境的温度产生△T的温差的情况下，获得基准电压VREF的相应变化量△VREF1～△VREFn；以及
补偿控制步骤：根据D1～Dn和△VREF1～△VREFn拟合基准电压VREF的变化量△VREF与数字控制逻辑之间的关系，并且计算在△VREF＝0的情况下数字控制逻辑的值作为温漂补偿电路的控制逻辑，实现对半导体集成电路的带隙基准温漂补偿。
利用根据本公开的实施例的温漂补偿方法，能够在常温条件下实现半导体集成电路中的带隙基准电路的温漂补偿校准，简化了温漂校准过程，降低了生产成本，并且提高了生产效率。此外，通过利用多测试点进行函数拟合来求取温补系数，无需任何测温措施就能求得精确的温度变化，从而能够准确地实现带隙基准温漂校准。此外，利用整体的加温效果，只关注基准电压VREF最终的输出漂移，不仅对三极管Q1和Q2的基极与发射极之间的电压VBE的温漂进行校准，同时对运算放大器U1的输入输出失调温漂以及由电阻R1和R2等造成的漂移也起到系统性的补偿效果。
提供发明内容部分是为了简化的形式来介绍对概念的选择，它们在下文的具体实施方式中将被进一步描述。发明内容部分无意标识本公开内容的关键特征或主要特征，也无意限制本公开内容的范围。
附图说明
通过参考附图阅读下文的详细描述，本公开的实施例的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例而非限制性的方式示出了本公开的若干实施例。
图1示出了根据本公开的实施例的半导体集成电路的框图。
图2示出了根据本公开的实施例的半导体集成电路的电路原理图。
图3示出了根据本公开的实施例的用于半导体集成电路的温漂补偿方法的示意性流程图。
图4示出了在电流IIN流过发热功率三极管Q4的情况下带隙基准电路所处环境的温度产生的温差△T随时间t变化的关系曲线图。
图5示出了在发热功率三极管Q4中产生电流IIN之前和之后由带隙基准电路输出的基准电压与数字控制逻辑的关系曲线图。
图6示出了在电流IIN流过发热功率三极管Q4的情况下由带隙基准电路输出的基准电压的电压变化量与数字控制逻辑的关系曲线图。
在各个附图中，相同或对应的标号表示相同或对应的部分。
具体实施方式
下面将参照附图更详细地描述本公开的优选实施例。虽然附图中显示了本公开的优选实施例，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“上”、“下”、“前”、“后”等指示放置或者位置关系的词汇均基于附图所示的方位或者位置关系，仅为了便于描述本公开的原理，而不是指示或者暗示所指的元件必须具有特定的方位、以特定的方位构造或操作，因此不能理解为对本公开的限制。
如在上文中所描述的，在全温度范围内进行高精细温漂补偿校准的方案中，需要至少能提供全温度范围内测试校准所需稳定环境的大量高端设备仪器，而这些设备仪器价格都相当昂贵，导致产品生产成本高，限制了其应用范围；在经验值补偿法中，无法消除产品不同个体之间的差异、不同批次之间的差异，并且受半导体集成电路的生产工艺中不可控因素影响非常大，稍有偏差，就会导致所得到的半导体集成电路产品良莠不齐。本公开的实施例提供了一种半导体集成电路和用于半导体集成电路的温漂补偿方法，以解决常规的带隙基准温漂解决方案存在的上述问题以及其他潜在的问题。在下文中将参考附图结合示例性实施例来详细描述本公开的原理。
图1示出了根据本公开的实施例的半导体集成电路的框图。根据本公开的实施例的半导体集成电路100可以是模拟信号处理电路或混合信号处理电路的一部分，诸如模数转换器(ADC)、数模转换器(DAC)、传感器等。如图1所示，总体上，在此描述的半导体集成电路100包括带隙基准电路1、温漂补偿电路2、微电流源电路3以及电流放大和测试电路4。
如图1所示，带隙基准电路1被配置为生成基准电压VREF。在进行带隙基准补偿时，基准电压VREF可以由外部提供的测试设备7进行测量。温漂补偿电路2耦合至带隙基准电路1，并且被配置为基于数字控制逻辑来补偿基准电压VREF的温漂。微电流源电路3耦合至带隙基准电路1，并且被配置为基于基准电压VREF生成微电流IOUT1。关于带隙基准电路1、温漂补偿电路2和微电流源电路3的示例性结构，将在下文中结合图2进行描述。
如图1所示，电流放大和测试电路4耦合至微电流源电路3，并且包括运算放大器U3、电阻R9、电阻R10、发热功率三极管Q4、以及开关K1、开关K2和开关K3。电流放大和测试电路4被配置为在开关K1、开关K2和开关K3接通的情况下基于微电流IOUT1产生流过发热功率三极管Q4的电流IIN，以使得发热功率三极管Q4变热，从而改变带隙基准电路1所处环境的温度。
如图1所示，电阻R9的一端连接至运算放大器U3的同相输入端并且连接至微电流源电路3的输出端。电阻R9的另一端经由开关K3连接至用于输出放大电流IOUT2的电流输出端。运算放大器U3的输出端连接至发热功率三极管Q4的基极。运算放大器U3的反相输入端连接至发热功率三极管Q4的发射极并且连接至芯片参考地GND。发热功率三极管Q4的集电极经由开关K1连接至用于引入电流IIN的电流输入端。开关K2和电阻R10串联连接在发热功率三极管Q4的发射极与电流输出端之间。
运算放大器U3具有钳位作用，使得其同相输入端与反相输入端的电位基本相等。因此，在开关K1、开关K2和开关K3接通的情况下，电阻R9两端的电压与电阻R10两端的电压基本相等，使得流过电阻R10的电流
Figure BDA0002853130630000061
在电流IIN流过发热功率三极管Q4的情况下，发热功率三极管Q4由于其热阻而导致温度升高，从而能够改变带隙基准电路1所处环境的温度，并且继而能够改变由带隙基准电路1输出的基准电压VREF。以此方式，能够在常温条件下实现半导体集成电路100中的带隙基准电路1的温漂补偿校准，简化了温漂校准过程，降低了生产成本，并且提高了生产效率。此外，相对简化的测试条件满足对每个产品低成本下的单独修调校准，保证产品良好的一致性。
在一些实施例中，电阻R10的阻值是可调的，以改变流过发热功率三极管Q4的电流IIN的大小。在这样的实施例中，通过调节电阻R10的阻值，能够使得灌入发热功率三极管Q4的电流IIN可控。以此方式，能够根据实际需求调整灌入的电流IIN的大小，从而决定带隙基准电路1的工作环境温度的变化梯度。
图2示出了根据本公开的实施例的半导体集成电路的电路原理图。
在一个实施例中，如图2所示，带隙基准电路1包括三极管Q1、三极管Q2、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和运算放大器U1。三极管Q1和三极管Q2为NPN型三极管。三极管Q1的集电极与电阻R1的一端相连，三极管Q1的集电极与电阻R1之间的节点连接至运算放大器U1的同相输入端。三极管Q2的集电极与电阻R2的一端相连，三极管Q2的集电极与电阻R2之间的节点连接至运算放大器U1的反相输入端。电阻R1的另一端与电阻R2的另一端相连并且连接至电源输入VCC。三极管Q1的发射极与电阻R3的一端相连，电阻R3的另一端与三极管Q2的发射极相连并且连接至温漂补偿电路2。电阻R4和电阻R5串联连接在运算放大器U1的输出端与芯片参考地GND之间。基准电压VREF在运算放大器U1的输出端处被提供给微电流源电路3。三极管Q1的基极与三极管Q2的基极相连并且连接至电阻R4和电阻R5之间的节点。
应当理解，带隙基准电路1的上述结构为示例性的。在其他实施例中，带隙基准电路1可以包括更多或更少的元件，并且输出相应的基准电压VREF，本公开的范围在此方面不受限制。
在一个实施例中，如图2所示，温漂补偿电路2包括逻辑控制电路21和可变电阻RW1。逻辑控制电路21被配置为提供用于控制可变电阻RW1对基准电压VREF的温漂补偿效果的数字控制逻辑。可变电阻RW1的一端连接至电阻R3与三极管Q2的发射极之间的节点，并且可变电阻RW1的另一端连接至芯片参考地GND。通过利用数字控制逻辑来控制温漂补偿电路2对基准电压VREF的温漂补偿效果，能够设定数字控制逻辑进行多点测试，并利用函数拟合求得温补系数。以此方式，多个测试点将分摊测试误差，对于测试过程中的干扰有良好的抗性，使得校准系数更加准确。
应当理解，温漂补偿电路2的上述结构为示例性的。在其他实施例中，温漂补偿电路2可以包括更多或更少的元件，以对基准电压VREF的温漂进行补偿，本公开的范围在此方面不受限制。
在一个实施例中，如图2所示，微电流源电路3包括PMOS晶体管Q3、电阻R6、电阻R7、电阻R8和运算放大器U2。电阻R6的一端与电阻R7的一端相连并且连接至带隙基准电路1的输出端，电阻R6的另一端连接至PMOS晶体管Q3的源极并且连接至运算放大器U2的反相输入端。电阻R7的另一端连接至运算放大器U2的同相输入端。电阻R8连接在运算放大器U2的同相输入端与芯片参考地GND之间。PMOS晶体管Q3的栅极连接至运算放大器U2的输出端。PMOS晶体管Q3的漏极用于向电流放大和测试电路4提供微电流IOUT1。在这样的实施例中，微电流源电路3能够根据基准电压VREF生成合适的微电流IOUT1，以提供给电流放大和测试电路4，作为电流放大的基准。
应当理解，微电流源电路3的上述结构为示例性的。在其他实施例中，微电流源电路3可以包括更多或更少的元件，以基于基准电压VREF生成合适的微电流IOUT1，本公开的范围在此方面不受限制。
图3示出了根据本公开的实施例的用于半导体集成电路的温漂补偿方法的示意性流程图。如图3所示，根据本公开的实施例的温漂补偿方法300包括电流调整步骤301、温差形成步骤302、电压变化量产生步骤303和补偿控制步骤304。
在电流调整步骤301中，接通开关K1、开关K2和开关K3，使得电流放大和测试电路4产生流过发热功率三极管Q4的电流IIN，IIN由公式1表示，
Figure BDA0002853130630000071
在温差形成步骤302中，在电流IIN流过发热功率三极管Q4的情况下，发热功率三极管Q4变热，使得带隙基准电路1所处环境的温度产生ΔT的温差，ΔT由公式2表示，
Figure BDA0002853130630000081
其中，k为与带隙基准电路1的特性有关的常数，a0、a1、a2、a3、a4为拟合常数，t0为基准电压VREF达到稳定的时间点，t为电流IIN在发热功率三极管Q4中维持的时间。
在电压变化量产生步骤303中，在带隙基准电路1所处环境的温度产生ΔT的温差的情况下，基准电压VREF产生电压变化量ΔVREF；数字控制逻辑为一个M位的二进制码值D，其取值范围分为D1、D2……Dn，其中M和n均为大于1的正整数；在发热功率三极管Q4中产生电流IIN之前(开关K1、开关K2和开关K3断开)，D1～Dn对应的基准电压VREF分别为第1组数据VREF11、VREF12……VREF1n，在发热功率三极管Q4中产生电流IIN之后(开关K1、开关K2和开关K3接通)，D1～Dn对应的基准电压VREF分别为第2组数据VREF21、VREF22……VREF2n；D1对应的电压变化量ΔVREF1＝VREF21-VREF11，同理，得到D2～Dn对应的电压变化量分别为ΔVREF2……ΔVREFn。
在补偿控制步骤304中，根据D1～Dn和ΔVREF1～ΔVREFn拟合得到基准电压VREF的变化量ΔVREF与数字控制逻辑之间的关系，由公式3表示，
ΔVREF＝cn-1Dn-1+cn-2Dn-2+…+c1D+c0 公式3，
其中，c0～cn-1为函数拟合时计算得到的常数。
在一个实施例中，c0～cn-1以如下带隙基准电路1为例进行说明，数字控制逻辑D的理想范围为200～245，计算函数定为3阶曲线，因此最少取4点进行测试，设D1＝200、D2＝215、D3＝230、D4＝245；测试得到对应的数据如下表1：
表1测试对应数据表。
i 1 2 3 4
D<sub>i</sub> 200 215 230 245
V<sub>REF1i</sub> 2.373762 2.409848 2.443525 2.478273
V<sub>REF2i</sub> 2.372579 2.409145 2.443288 2.478561
ΔV<sub>REFi</sub> -0.001183 -0.000703 -0.000237 0.000288
根据最小二乘法函数拟合原理，对数据进行列表计算，具体列表如下表2所示，最后一行数据为对测试点进行的统计：
表2最小二乘法函数拟合所需数据列表。
i D ΔVREF D<sup>2</sup> D*ΔVREF ... D<sup>3</sup>*ΔVREF D<sup>6</sup>
1 200 -0.00216727 40000 -0.433453975 ... -17338.159 6.4E+13
2 215 -0.001378775 46225 -0.296436589 ... -13702.78132 9.87713E+13
3 230 -0.000588951 52900 -0.135458688 ... -7165.764603 1.48036E+14
4 245 0.000143994 60025 0.035278453 ... 2117.589116 2.1627E+14
4 890 -0.003991002 199150 -0.830070799 ... -36089.11581 5.27077E+14
由列表2得到拟合需要的方程组为：
Figure BDA0002853130630000091
解此方程组，在保留6位小数点的情况下可得：c0＝1.587519E-02，c1＝-3.466328E-04，c2＝1.857001E-06，c3＝-2.874493E-09，因此，得到数字控制逻辑D与基准电压ΔVREF计算公式由公式3-1表示：
Figure BDA0002853130630000092
此外，在补偿控制步骤304中，令ΔVREF＝0，计算数字控制逻辑D的值作为温漂补偿电路2的控制逻辑，实现对半导体集成电路100的带隙基准温漂补偿。
根据如上述的公式3-1，当令ΔVREF＝0时，因数字控制逻辑D无法取小数，计算得到D≈242。将数字控制逻辑D的值242写入此半导体集成电路100，即可得到基准电压VREF输出温漂符合需求的半导体集成电路100。
利用根据本公开的实施例的温漂补偿方法，能够在常温条件下实现半导体集成电路100中的带隙基准电路1的温漂补偿校准，简化了温漂校准过程，降低了生产成本，并且提高了生产效率。此外，通过利用多测试点进行函数拟合来求取温补系数，无需任何测温措施就能求得精确的温度变化，从而能够准确地实现带隙基准温漂校准。此外，利用整体的加温效果，只关注基准电压VREF最终的输出漂移，不仅对三极管Q1和Q2的基极与发射极之间的电压VBE的温漂进行校准，同时对运算放大器U1的输入输出失调温漂以及由电阻R1和R2等造成的漂移也起到系统性的补偿效果。
如在上文中所述，在电流IIN流过发热功率三极管Q4的情况下，发热功率三极管Q4变热，使得带隙基准电路1所处环境的温度产生ΔT的温差，由公式2表示。
Figure BDA0002853130630000101
k为与带隙基准电路1的特性有关的常数，a0、a1、a2、a3、a4为拟合常数，t0为基准电压VREF达到稳定的时间点，由具体产品的测试数据进行推导得出。以下面的带隙基准电路1(也可以称作电压基准芯片)为例进行说明。其中a4为基准芯片封装热阻θJA＝130(℃/W)；k为提供输入电流时，发热功率三极管Q4的电压压降，就本基准芯片在3V供电、IIN＝0.02275(A)时，k＝3-10*0.02275＝2.7725，其中10*0.02275为电流流入芯片和流出芯片时损耗的压降，此部分不作用于发热功率三极管Q4。
在-40℃～85℃下，T为带隙基准电路1的工作环境温度，单位℃，测试得到带隙基准电路1输出的基准电压VREF，单位为伏特，测试得到基准电压VREF与T的数据如下表3：
表3 VREF与T的数据表。
i 1 2 3 4 5 6 7
T(：℃) -40 -20 0 22 45 65 85
V<sub>REF</sub>(：V) 2.490510 2.493160 2.495345 2.497346 2.499230 2.501160 2.502997
观察数据分布符合三阶曲线方程，设VREF与温度T满足以下函数：
VREF＝b3T3+b2T2+b1T+b0 公式4。
使用最小二乘法对测试数据进行函数拟合，得到VREF与T函数式：
Figure BDA0002853130630000102
在环境温度24.5℃下，通过加大电流，采集带隙基准电路1在不同时间点的输出电压值VREF，t为时间，单位s，带隙基准电路1输出基准电压VREF，单位V，测试得到的数据如下表4：
表4测试数据表。
t(：s) 0.1 1 2 4 16 25
V<sub>REF</sub>(：V) 2.497579 2.497626 2.497674 2.497768 2.497862 2.497956
t(：s) 40 60 90 120 180 240
V<sub>REF</sub>(：V) 2.498013 2.498087 2.498134 2.498190 2.498246 2.498274
将基准电压VREF测试的结果代入公式4-1，如t＝0.1s时，得到公式4-2：
Figure BDA0002853130630000111
解此方程式，计算得到电流IIN施加时间t＝0.1s时，电压基准芯片内部的实际温度T＝24.608977℃，同理，计算得到IIN施加的每个时间点对应的芯片内部温度如下表5：
表5 IIN施加的每个时间点对应的芯片内部温度表。
t(：s) 0.1 1 2 4 16 25
V<sub>REF</sub>(：V) 2.497579 2.497626 2.497674 2.497768 2.497862 2.497956
T(：℃) 24.608977 25.153628 25.710811 26.757976 27.901608 29.001591
t(：s) 40 60 90 120 180 240
V<sub>REF</sub>(：V) 2.498013 2.498087 2.498134 2.498190 2.498246 2.498274
T(：℃) 29.669922 30.538935 31.09161 31.750798 32.410667 32.740835
因测试环境温度为24.5℃，因此，ΔT＝T-24.5，计算得到电流IIN施加时间t与ΔT数据关系如下表6：
表6 IIN施加时间t与ΔT数据关系数据表。
t(：s) 0.1 1 2 4 16 25
V<sub>REF</sub>(：V) 2.497579 2.497626 2.497674 2.497768 2.497862 2.497956
T(：℃) 24.608977 25.153628 25.710811 26.757976 27.901608 29.001591
ΔT(：℃) 0.108977 0.653628 1.210811 2.257976 3.401608 4.501591
t(：s) 40 60 90 120 180 240
V<sub>REF</sub>(：V) 2.498013 2.498087 2.498134 2.498190 2.498246 2.498274
T(：℃) 29.669922 30.538935 31.09161 31.750798 32.410667 32.740835
ΔT(：℃) 5.169922 6.038935 6.59161 7.250798 7.910667 8.240835
由上表数据，在k＝2.7725，IIN＝0.02275下，以公式2模型计算函数拟合系数，得到a0＝27.745、a1＝0.622、a2＝1.351、a3＝-7.198；因此得到公式2-1如下：
Figure BDA0002853130630000112
当2.7725*0.02275*(27.7451n(0.622t+1.531)-7.198)＝2.7725*0.02275*130时，计算得到的t＝t0，由此计算得到t0＝223.655，因此得到本电压基准芯片在3V供电下，施加IIN为0.02275A电流时，得到的ΔT与IIN施加时间t的公式2-2如下：
Figure BDA0002853130630000121
由公式2-2所描绘的曲线如图4所示，ΔT会在施加电流IIN初始阶段上升迅速，当t＝t0后彻底稳定。
设t＝tx时为一个平衡点，此时
Figure BDA0002853130630000122
需要的加温时间为t，且得到的ΔT能使基准电压VREF产生能够测试到的ΔVREF。在发热功率三极管Q4中产生电流IIN之前(开关K1、开关K2和开关K3断开)，由测试设备7测得D1～Dn对应的基准电压VREF分别为第1组数据VREF11、VREF12……VREF1n，在发热功率三极管Q4中产生电流IIN之后(开关K1、开关K2和开关K3接通)，由测试设备7测得D1～Dn对应的基准电压VREF分别为第2组数据VREF21、VREF22……VREF2n。
第1组数据和第2组数据与数字控制逻辑D的关系如附图5所示。通过第1组数据和第2组数据计算得到第3组数据ΔVREF1、ΔVREF2……ΔVREFn，其与数字控制逻辑D关系如附图6所示。
联合第3组数据和本实施例中温漂补偿电路2的M位二进制数字控制逻辑D所取的值D1、D2……Dn，拟合得到如上所述的公式3。随后，计算得到当ΔVREF＝0时，对应的数字控制逻辑D的值，从而实现对带隙基准电路1温漂补偿，得到低温漂的基准电压VREF。
在其他实施例中，可以采用其他拟合方式来计算数字控制逻辑D。例如，在以下实施例中，以下面电压基准芯片为例进行说明，此电压基准芯片的数字控制逻辑D理想范围为200～245，计算函数定为5阶曲线，因此最少取6点进行测试，设D1＝200、D2＝210、D3＝220、D4＝230、D5＝240、D6＝250；测试得到对应的数据如下表7：
表7测试对应数据表。
i 1 2 3 4 5 6
D<sub>i</sub> 200 210 220 230 240 250
V<sub>REF1i</sub> 2.398653 2.423478 2.448454 2.471765 2.495035 2.520818
V<sub>REF2i</sub> 2.396492 2.421837 2.447352 2.471055 2.494877 2.521296
ΔV<sub>REFi</sub> -0.002160 -0.001642 -0.001102 -0.000710 -0.000158 0.000479
根据最小二乘法函数拟合原理，对数据进行列表计算，具体列表如下表8所示，最后一行数据为对测试点进行的统计：
表8最小二乘法函数拟合所需数据列表。
i D ΔVREF D<sup>2</sup> D*ΔVREF ... D<sup>5</sup>*ΔVREF D<sup>10</sup>
1 200 -0.002160 40000 -0.432057 ... -691290981.1 1.024E+23
2 210 -0.001642 44100 -0.344737 ... -670448680.1 1.66799E+23
3 220 -0.001102 48400 -0.242434 ... -567915832.7 2.65599E+23
4 230 -0.000710 52900 -0.163279 ... -456920815.5 4.14265E+23
5 240 -0.000158 57600 -0.037932 ... -125847908.3 6.34034E+23
6 250 0.000479 62500 0.119628 ... 467295737.3 9.53674E+23
1350 -0.005293 305500 -1.100811 ... -2045128481 2.53677E+24
由列表8得到拟合需要的方程组为：
Figure BDA0002853130630000131
解此方程组，在保留6位小数点的情况下可得c0＝4.080335E+01，c1＝-9.116850E-01，c2＝8.131075E-03，c3＝-3.618849E-05，c4＝8.037752E-08，c5＝-7.127382E-11，因此，得到数字控制逻辑D与基准电压ΔVREF计算公式如公式3-2：
Figure BDA0002853130630000132
随后，令ΔVREF＝0，计算数字控制逻辑D的值作为温漂补偿电路2的控制逻辑，实现对半导体集成电路100的带隙基准温漂补偿。
根据如上述的公式3-2，当令ΔVREF＝0时，因数字控制逻辑D无法取小数，计算得到D≈242，将数字控制逻辑D的值242写入此半导体集成电路100，即可得到基准电压VREF输出温漂符合需求的半导体集成电路100。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (6)

1.一种半导体集成电路，包括：
带隙基准电路(1)，被配置为生成基准电压VREF；
温漂补偿电路(2)，耦合至所述带隙基准电路(1)，并且被配置为基于数字控制逻辑来补偿所述基准电压VREF的温漂；
微电流源电路(3)，耦合至所述带隙基准电路(1)，并且被配置为基于所述基准电压VREF生成微电流IOUT1；以及
电流放大和测试电路(4)，耦合至所述微电流源电路(3)，并且包括运算放大器U3、电阻R9、电阻R10、发热功率三极管Q4、以及开关K1、开关K2和开关K3，所述电流放大和测试电路(4)被配置为在开关K1、开关K2和开关K3接通的情况下基于所述微电流IOUT1产生流过发热功率三极管Q4的电流IIN，以使得发热功率三极管Q4变热，从而改变所述带隙基准电路(1)所处环境的温度，
其中电阻R9的一端连接至运算放大器U3的同相输入端并且连接至所述微电流源电路(3)的输出端，电阻R9的另一端经由开关K3连接至用于输出放大电流IOUT2的电流输出端，运算放大器U3的输出端连接至发热功率三极管Q4的基极，运算放大器U3的反相输入端连接至发热功率三极管Q4的发射极并且连接至芯片参考地(GND)，发热功率三极管Q4的集电极经由开关K1连接至用于引入电流IIN的电流输入端，开关K2和电阻R10串联连接在发热功率三极管Q4的发射极与所述电流输出端之间。
2.根据权利要求1所述的半导体集成电路，其中所述带隙基准电路(1)包括三极管Q1、三极管Q2、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和运算放大器U1；
三极管Q1和三极管Q2为NPN型三极管，三极管Q1的集电极与电阻R1的一端相连，三极管Q1的集电极与电阻R1之间的节点连接至运算放大器U1的同相输入端，三极管Q2的集电极与电阻R2的一端相连，三极管Q2的集电极与电阻R2之间的节点连接至运算放大器U1的反相输入端，电阻R1的另一端与电阻R2的另一端相连并且连接至电源输入(VCC)；
三极管Q1的发射极与电阻R3的一端相连，电阻R3的另一端与三极管Q2的发射极相连并且连接至所述温漂补偿电路(2)；
电阻R4和电阻R5串联连接在运算放大器U1的输出端与芯片参考地(GND)之间，所述基准电压VREF在运算放大器U1的输出端处被提供给所述微电流源电路(3)；以及
三极管Q1的基极与三极管Q2的基极相连并且连接至电阻R4和电阻R5之间的节点。
3.根据权利要求2所述的半导体集成电路，其中所述温漂补偿电路(2)包括逻辑控制电路(21)和可变电阻RW1，所述逻辑控制电路(21)被配置为提供用于控制可变电阻RW1对所述基准电压VREF的温漂补偿效果的所述数字控制逻辑，可变电阻RW1的一端连接至电阻R3与三极管Q2的发射极之间的节点，并且可变电阻RW1的另一端连接至芯片参考地(GND)。
4.根据权利要求1所述的半导体集成电路，其中所述微电流源电路(3)包括PMOS晶体管Q3、电阻R6、电阻R7、电阻R8和运算放大器U2；
电阻R6的一端与电阻R7的一端相连并且连接至所述带隙基准电路(1)的输出端，电阻R6的另一端连接至PMOS晶体管Q3的源极并且连接至运算放大器U2的反相输入端，电阻R7的另一端连接至运算放大器U2的同相输入端，电阻R8连接在运算放大器U2的同相输入端与芯片参考地(GND)之间；以及
PMOS晶体管Q3的栅极连接至运算放大器U2的输出端，PMOS晶体管Q3的漏极用于向所述电流放大和测试电路(4)提供所述微电流IOUT1。
5.根据权利要求1所述的半导体集成电路，其中电阻R10的阻值是可调的，以改变流过发热功率三极管Q4的电流IIN的大小。
6.一种用于根据权利要求1至5中任一项所述的半导体集成电路的温漂补偿方法，包括：
电流调整步骤：接通开关K1、开关K2和开关K3，使得所述电流放大和测试电路(4)产生流过发热功率三极管Q4的电流IIN；
温差形成步骤：在电流IIN流过发热功率三极管Q4的情况下，发热功率三极管Q4变热，使得所述带隙基准电路(1)所处环境的温度产生△T的温差；
电压变化量产生步骤：假设所述数字控制逻辑为取值范围为D1、D2……Dn的M位二进制码值D，其中M和n均为大于1的正整数，针对D1、D2……Dn中的每一项，在所述带隙基准电路(1)所处环境的温度产生△T的温差的情况下，获得所述基准电压VREF的相应变化量△VREF1～△VREFn；以及
补偿控制步骤：根据D1～Dn和△VREF1～△VREFn拟合所述基准电压VREF的变化量△VREF与所述数字控制逻辑之间的关系，并且计算在△VREF＝0的情况下所述数字控制逻辑的值作为所述温漂补偿电路(2)的控制逻辑，实现对所述半导体集成电路的带隙基准温漂补偿。
CN202011535165.0A 2020-12-23 2020-12-23 半导体集成电路和用于半导体集成电路的温漂补偿方法 Active CN112711290B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011535165.0A CN112711290B (zh) 2020-12-23 2020-12-23 半导体集成电路和用于半导体集成电路的温漂补偿方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011535165.0A CN112711290B (zh) 2020-12-23 2020-12-23 半导体集成电路和用于半导体集成电路的温漂补偿方法

Publications (2)

Publication Number Publication Date
CN112711290A true CN112711290A (zh) 2021-04-27
CN112711290B CN112711290B (zh) 2022-05-13

Family

ID=75543522

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011535165.0A Active CN112711290B (zh) 2020-12-23 2020-12-23 半导体集成电路和用于半导体集成电路的温漂补偿方法

Country Status (1)

Country Link
CN (1) CN112711290B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114740941A (zh) * 2022-05-05 2022-07-12 芯海科技（深圳）股份有限公司 带隙基准电路、集成电路和电子设备
CN117270621A (zh) * 2023-11-23 2023-12-22 上海芯炽科技集团有限公司 一种低温漂带隙基准电路的单温度校准结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008061180A (ja) * 2006-09-04 2008-03-13 Denso Corp 負荷駆動制御装置
CN103576736A (zh) * 2012-08-09 2014-02-12 英飞凌科技奥地利有限公司 具有加热元件和基准电路的集成芯片
CN203812132U (zh) * 2014-04-28 2014-09-03 惠州市德赛西威汽车电子有限公司 一种带温度补偿的低压差稳压电路
CN104679089A (zh) * 2013-11-26 2015-06-03 上海贝岭股份有限公司 用于集成led驱动芯片的梯级过温补偿保护系统及电路
WO2017201353A1 (en) * 2016-05-18 2017-11-23 The Regents Of The University Of California Stabilized voltage and current reference generator and circuits
CN110515417A (zh) * 2019-09-18 2019-11-29 北京智芯微电子科技有限公司 低温漂基准源的实现装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008061180A (ja) * 2006-09-04 2008-03-13 Denso Corp 負荷駆動制御装置
CN103576736A (zh) * 2012-08-09 2014-02-12 英飞凌科技奥地利有限公司 具有加热元件和基准电路的集成芯片
CN104679089A (zh) * 2013-11-26 2015-06-03 上海贝岭股份有限公司 用于集成led驱动芯片的梯级过温补偿保护系统及电路
CN203812132U (zh) * 2014-04-28 2014-09-03 惠州市德赛西威汽车电子有限公司 一种带温度补偿的低压差稳压电路
WO2017201353A1 (en) * 2016-05-18 2017-11-23 The Regents Of The University Of California Stabilized voltage and current reference generator and circuits
CN110515417A (zh) * 2019-09-18 2019-11-29 北京智芯微电子科技有限公司 低温漂基准源的实现装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114740941A (zh) * 2022-05-05 2022-07-12 芯海科技（深圳）股份有限公司 带隙基准电路、集成电路和电子设备
WO2023213287A1 (zh) * 2022-05-05 2023-11-09 芯海科技（深圳）股份有限公司 带隙基准电路、集成电路和电子设备
CN114740941B (zh) * 2022-05-05 2023-12-19 芯海科技（深圳）股份有限公司 带隙基准电路、集成电路和电子设备
CN117270621A (zh) * 2023-11-23 2023-12-22 上海芯炽科技集团有限公司 一种低温漂带隙基准电路的单温度校准结构
CN117270621B (zh) * 2023-11-23 2024-02-13 上海芯炽科技集团有限公司 一种低温漂带隙基准电路的单温度校准结构

Also Published As

Publication number Publication date
CN112711290B (zh) 2022-05-13

Similar Documents

Publication Publication Date Title
CN112711290B (zh) 半导体集成电路和用于半导体集成电路的温漂补偿方法
CN100470436C (zh) 一种分段线性补偿的cmos带隙基准电压源
CN107367336B (zh) 用于温度感测的系统和方法
CN109186790B (zh) 一种提高半导体温度传感器测量精度的方法
KR101302872B1 (ko) 온도 센서
US20150117495A1 (en) Systems and methods for on-chip temperature sensor
CN102043081A (zh) 使用单片检测电阻器准确地测量电流的方法和装置
WO1995012115A1 (en) Two terminal temperature transducer having circuitry which controls the entire operating current to be linearly proportional with temperature
US8680839B2 (en) Offset calibration technique to improve performance of band-gap voltage reference
CN101105699A (zh) 输出电压可调节的带隙基准电压电路
CN114296504B (zh) 带隙基准电压校准方法
CN110967128B (zh) 热传感器和温度测量的方法
CN113721694B (zh) 一种基于曲率函数的自补偿带隙基准源结构及其应用
CN109029791B (zh) 一种抗反向厄利效应的温度传感器校准方法
CN114659676A (zh) 热传感器和温度测量的方法
CN110198154A (zh) 可变电阻电路、振荡电路以及半导体装置
US10605676B2 (en) Heater-assisted voltage calibration of digital temperature sensors
CN108426648A (zh) Cmos温度测量电路
JP4920487B2 (ja) 基準電圧生成装置
EP3721314B1 (en) Programmable temperature coefficient analog second-order curvature compensated voltage reference and trim techniques for voltage reference circuits
CN105022437A (zh) 基准电压
CN113917971A (zh) 电流模带隙基准电压源的校准电路
CN109992898B (zh) 一种具有温度补偿功能的对数流转压电路
CN103116381B (zh) 一种高阶温度补偿电流产生电路及电流连续调节方法
CN112965565A (zh) 一种低温漂的带隙基准电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant