CN112710913A - 一种两类多型cots器件单粒子软错误测试硬件系统 - Google Patents

Abstract

本发明提供了一种两类多型COTS器件单粒子软错误测试硬件系统，上位机设置测试条件与参数，向下位机发送测试模式切换、测试过程控制指令；静态测试模式下，回读被测FPGA的配置数据并与参照文件比较，实时统计FPGA动态测试以及CPU测试的翻转数量，保存每一次测试的数据和结果，监控FPGA通过网口与上位机直接相连，接收上位机下发的测试控制指令并执行相应操作，给被测FPGA提供时钟；将测试结果通过网口上传给上位机。本发明构建用于支撑总剂量效应摸底试验和单粒子效应摸底试验系统，评估器件在不同测试状态下的器件及内部敏感资源的辐射效应基础数据，达到指导其未来宇航应用的目的。

Description

一种两类多型COTS器件单粒子软错误测试硬件系统

技术领域

本发明涉及数字器件测试领域，尤其是针对空间飞行器数字系统可靠性提升，提出面向地面测试和验证的软硬件系统。

背景技术

空间飞行器数字系统主要由FPGA、CPU、DSP等数字器件构成。由于其工作在含有大量辐射粒子的宇宙环境下，单粒子翻转等软错误对飞行器的安全性、可靠性造成了很大的威胁。为了保证飞行器的长寿命和高可靠性，必须重视FPGA、CPU等器件的软错误检测技术研究，以便评估出这些器件的单粒子翻转敏感特性，为空间飞行器数字系统的设计选型和防护设计评价提供依据和支撑，对寻找预防和减缓空间效应措施具有极大的意义和价值。

当前，尚未有一套实用的单粒子软错误测试硬件系统用以同时支撑两类、多型COTS器件的通用测试试验系统。

发明内容

为了克服现有技术的不足，本发明提供一种两类多型COTS器件单粒子软错误测试硬件系统。

本发明解决其技术问题所采用的技术方案是：

一种两类多型COTS器件单粒子软错误测试硬件系统，包括监控FPGA、被测FPGA、CPU和上位机；上位机作为测试系统控制中心与数据存储与分析平台，设置测试条件与参数；向下位机发送测试模式切换、测试过程控制指令；静态测试模式下，回读被测FPGA的配置数据并与参照文件比较；实时统计FPGA动态测试以及CPU测试的翻转数量；保存每一次测试的数据和结果，用于后续数据分析；监控FPGA通过网口与上位机直接相连，接收上位机下发的测试控制指令并执行相应操作；CPU测试模式下给被测FPGA提供时钟；将测试结果通过网口上传给上位机。

所述的监控FPGA包括网口驱动模块、静态测试模块和动态测试模块，其中，

a)网口驱动模块是上位机与测试板的通讯接口；上位机通过网口驱动模块向测试板发送各种控制命令；测试板通过网口驱动模块向上位机传回测试状态与测试数据；

试验时上位机处于真空室外，在辐照过程中由控制室的计算机远程控制，监控FPGA通过用户数据报协议(UDP)与PC进行数据传输；

b)静态测试模块，采用“一次回读”的方式，即辐照一段时间后再对被测FPGA通过SelectMAP口回读，并区分出配置存储器和BRAM的配置信息；

c)动态测试模块，为BRAM和触发器动态测试提供输入时钟，并接收测试输出，该模块统计翻转位数，即“边辐照边统计”；

所述的被测FPGA和CPU，

FPGA软错误检测以测试电路的形式在被测FPGA中实现：

a)FPGA测试模式下，被测FPGA的功能在静态测试模式下，通过Select MAP口将配置数据发给监控FPGA；

b)动态测试模式下，通过信号线将测试电路的输出结果上传给监控FPGA；

所述CPU的软错误检测以测试程序的形式在被测CPU中实现，包括寄存器、SRAM、Flash资源的测试程序；

在CPU测试模式下，被测FPGA的功能是接收来自CPU的测试数据，并将其转发给监控FPGA，即通过串口与上位机直接相连，在CPU测试过程中向上位机传送并打印测试相关的信息。

一种两类多型COTS器件单粒子软错误测试硬件系统，上位机与监控FPGA之间通过UDP协议进行通讯，使用端口号5000、5001及5002三个端口，其中：

1)5000端口

5000端口用于上位机下发测试控制指令给监控FPGA，网口下发的4字节长度的指令结构如表1所示：

表1网口下发指令结构

“EB 90”为指令的有效标志，其后面是两个字节的指令数据，指令及其含义如表2所示：

表2 5000端口下发指令及其含义

其中前2条指令用于在FPGA测试模式与CPU测试模式之间切换，第3-12条指令用于FPGA测试模式，其余用于CPU测试模式；

2)5001端口

5001端口用于监控FPGA向上位机发送测试指令的响应帧或者测试数据，响应帧和测试数据的长度均为15个字节，具体结构如表3所示：

表3 5001端口帧格式及其含义

其中，每一帧最后的填充字节不被上位机解析；

3)5002端口

5002端口用于FPGA静态测试中，监控FPGA上传回读数据，上传的数据格式如表4所示：

表4回传数据结构

最后一包数据只有64个字节有效数据，其余960个字节需要补为全FF的填充字节，不参与回读比对。

一种两类多型COTS器件单粒子软错误测试硬件系统的硬件平台由被测器件(FPGA和CPU)、监控FPGA、上位机以及外设构成，被测FPGA与监控FPGA之间有配置接口、I/O和LVDSI/O；被测FPGA外接了Flash、SRAM和SDRAM，三类存储器件用于CPU器件使用；外设晶振、电源、422接口芯片、LVDS接口芯片与被测FPGA相连；与监控FPGA相连的存储器件为12片PROM(XCF32PV048C)，每一片存储空间为32Mb，而一片被测FPGA需要2片PROM存储设计文件；监控FPGA通过百兆网口与上位机进行连接；

被测FPGA与监控FPGA之间的接口，如表5所示：

表5被测FPGA与监控FPGA接口表

监控FPGA实现的功能包括接收上位机的测试指令、测试参数、测试芯片配置数据；按上位机的测试参数设置被测FPGA芯片的工作时钟和测试模式；测试SEFI接口；配置和刷新测试芯片的配置存储器；回读测试芯片的配置信息；接收测试芯片的测试数据；采用UDP协议上传测试结果。

一种两类多型COTS器件单粒子软错误测试硬件系统，在FPGA测试模式时，被测芯片根据测试需要加载不同配置，并根据需要测试SEFI和回读配置存储器数据，且监控芯片有充足的设计资源可用，采用基于被测FPGA芯片的被动模式SelectMAP端口，由监控芯片作主控器件对被测FPGA芯片进行SEFI测试、器件配置和配置数据回读，同时使用LVDS与被测FPGA动态测试电路接口，控制被测FPGA的动态测试模式并接收其测试结果数据。

在CPU测试模式时，不同的测试程序对应不同的被测FPGA内部结构，该内部结构与CPU一侧是EMIF接口，与上位机一侧是网口通信，REGs Unit单元锁通过DMA推送来自CPU的数据流，Sate Machine控制当前的数据流检测和逻辑判断，并根据结构决定是否需要将当前的结果上报给上位机，网络接口协议自定义，将当前发生SEU的SRAM/Flash地址、寄存器编号、中断索引和数据内容上传给上位机，上位机进行实时/离线分析处理，进而完成测试。

本发明的有益效果在于构建用于支撑总剂量效应摸底试验和单粒子效应摸底试验系统，评估器件在不同测试状态下的器件及内部敏感资源的辐射效应基础数据，达到指导其未来宇航应用的目的。

附图说明

图1是本发明软错误测试系统总体结构图。

图2是本发明硬件连接图。

图3是本发明监控FPGA逻辑设计图。

图4是本发明FPGA测试模式下被测FPGA逻辑设计图。

图5是本发明CPU测试模式下被测FPGA逻辑设计图。

具体实施方式

下面结合附图和实施例对本发明进一步说明。

本发明针对两类新型COTS器件，即器件型号为TI TMS570LS3137的CPU器件，以及器件型号为Xilinx XC5VFX130T、XC6V485、XC7V585T以及复旦微研制的550万门抗辐射JFM4VSX55RH和航天772所研制的300万门抗辐射BQR2V3000 SRAM型FPGA器件，为电离辐射摸底试验对象，形成器件电离辐射效应摸底试验方案，构建用于支撑总剂量效应摸底试验和单粒子效应摸底试验系统，评估器件在不同测试状态下的器件及内部敏感资源的辐射效应基础数据，达到指导其未来宇航应用的目的。

本发明以当前临近空间飞行器常用的TI公司的TMS570LS3137型号CPU和XilinxXC5VFX130T、XC6V485、XC7V585T以及复旦微研制的550万门抗辐射JFM4VSX55RH器件和航天772所研制的300万门抗辐射BQR2V3000器件等两类新型COTS器件为对象，结合两类器件的不同资源，构建一套通用的单粒子翻转测试系统，以评估不同测试状态下器件本身的单粒子翻转敏感程度，将为后续的抗辐射加固设计提供依据，达到指导其未来宇航应用的目的。发明提出了满足实际测试需求的FPGA和CPU两种测试模式切换顺序及其硬件实现，设计了符合远程辐照试验的测试架构和通讯协议。

一种两类多型COTS器件单粒子软错误测试硬件系统，包括监控FPGA、被测FPGA、CPU和上位机，总体架构如图1所示。

图1中，上位机作为测试系统控制中心与数据存储与分析平台，设置测试条件与参数；向下位机发送测试模式切换、测试过程控制指令；静态测试模式下，回读被测FPGA的配置数据并与参照文件比较；实时统计FPGA动态测试以及CPU测试的翻转数量；保存每一次测试的数据和结果，用于后续数据分析；

监控FPGA通过网口与上位机直接相连，接收上位机下发的测试控制指令并执行相应操作；CPU测试模式下给被测FPGA提供时钟；将测试结果通过网口上传给上位机。

监控FPGA包括网口驱动模块、静态测试模块和动态测试模块，其中，

a)网口驱动模块是上位机与测试板的通讯接口；上位机通过网口驱动模块向测试板发送各种控制命令；测试板通过网口驱动模块向上位机传回测试状态与测试数据；

试验时上位机处于真空室外，在辐照过程中由控制室的计算机远程控制，监控FPGA通过用户数据报协议(UDP)与PC进行数据传输，达到测试环境要求的高速可靠的数据交互和板间最少连线的双重目的；

b)静态测试模块，采用“一次回读”的方式，即辐照一段时间后再对被测FPGA通过SelectMAP口回读，并区分出配置存储器和BRAM的配置信息；

c)动态测试模块，为BRAM和触发器动态测试提供输入时钟，并接收测试输出，与静态测试“先辐照后统计”不同的是，在被测FPGA被辐照的同时，该模块统计翻转位数，即“边辐照边统计”；

3)被测FPGA和CPU

FPGA软错误检测以测试电路的形式在被测FPGA中实现：

a)FPGA测试模式下，被测FPGA的功能在静态测试模式下，通过Select MAP口将配置数据发给监控FPGA；

b)动态测试模式下，通过信号线将测试电路的输出结果上传给监控FPGA；

CPU软错误检测方法以测试程序的形式在被测CPU中实现，包括寄存器、SRAM、Flash资源的测试程序；

在CPU测试模式下，被测FPGA的功能是接收来自CPU的测试数据，并将其转发给监控FPGA，即通过串口与上位机直接相连，在CPU测试过程中向上位机传送并打印测试相关的信息。

一种两类多型COTS器件单粒子软错误测试硬件系统在实际辐照试验中运行时，涉及到上位机软件与监控FPGA(下位机)之间的指令发送与接收、数据收发通讯操作。考虑到测试过程中有大量的测试数据上传，设计的测试系统的上位机与监控FPGA之间通过UDP协议进行通讯，使用端口号5000、5001及5002三个端口。

1)5000端口

5000端口用于上位机下发测试控制指令给监控FPGA，网口下发的4字节长度的指令结构如表1所示：

表1网口下发指令结构

“EB 90”为指令的有效标志，其后面是两个字节的指令数据。具体指令及其含义如表2所示。其中前2条指令用于在FPGA测试模式与CPU测试模式之间切换，第3-12条指令用于FPGA测试模式，其余用于CPU测试模式。

表2 5000端口下发指令及其含义

2)5001端口

5001端口用于监控FPGA向上位机发送测试指令的响应帧或者测试数据。响应帧和测试数据的长度都是15个字节，具体结构如表3所示。其中，每一帧最后的填充字节不被上位机解析。

表3 5001端口帧格式及其含义

3)5002端口

5002端口用于FPGA静态测试中，监控FPGA上传回读数据。由于回读的配置数据约为49Mb，使用网口进行数据打包上传，一包数据为1028个字节(1024个字节为数据)，一次回读总计需要上传6010包。上传的数据格式如表4所示：

表4回传数据结构

由于XC5VFX130T的回读配置数据为1538320字(49226240bits)，每包数据为1024个字节(8192bits)，无法整除。因此最后一包数据只有64个字节有效数据，其余960个字节需要补为全FF的填充字节，不参与回读比对。

(3)系统硬件逻辑设计

一种两类多型COTS器件单粒子软错误测试硬件系统的硬件平台由被测器件(FPGA和CPU)、监控FPGA、上位机以及外设构成。如图2所示，被测FPGA与监控FPGA之间有配置接口、I/O和LVDS I/O；被测FPGA外接了Flash、SRAM和SDRAM，三类存储器件Flash、SRAM和SDRAM用于CPU器件使用；外设晶振、电源、422接口芯片、LVDS接口芯片与被测FPGA相连；与监控FPGA相连的存储器件为12片PROM(XCF32PV048C)，每一片存储空间为32Mb，而一片被测FPGAXC5VFX130T需要2片PROM存储设计文件；监控FPGA通过百兆网口与上位机进行连接。

图2中，被测FPGA与监控FPGA之间的接口，如表5所示。

表5被测FPGA与监控FPGA接口表

1)监控FPGA的逻辑设计

监控FPGA实现的功能包括接收上位机的测试指令、测试参数、测试芯片配置数据；按上位机的测试参数设置被测FPGA芯片的工作时钟和测试模式；测试SEFI接口；配置和刷新测试芯片的配置存储器；回读测试芯片的配置信息；接收测试芯片的测试数据；采用UDP协议上传测试结果。监控FPGA的逻辑设计如图3所示。

4)被测FPGA的逻辑设计

测试系统将要完成FPGA和CPU两种器件的软错误测试，在这两种测试模式中都用到了被测FPGA，然而不同测试模式下，被测FPGA的逻辑设计是不同的。在FPGA测试模式时，考虑到对被测芯片进行多项目测试的需求，被测芯片需根据测试需要加载不同配置，并根据需要测试SEFI和回读配置存储器数据，且监控芯片有充足的设计资源可用，采用基于被测FPGA芯片的被动模式SelectMAP端口，由监控芯片作主控器件对被测FPGA芯片进行SEFI测试、器件配置和配置数据回读，同时使用LVDS与被测FPGA动态测试电路接口，控制被测FPGA的动态测试模式并接收其测试结果数据。FPGA测试模式下被测FPGA的逻辑设计如图4所示。

在CPU测试模式时，不同的测试程序，通过Xilinx软件设计不同的被测FPGA内部结构，该结构与CPU一侧是EMIF接口，与上位机一侧是网口通信。CPU测试模式下被测FPGA的逻辑设计如图5所示。

图5中，REGs Unit单元锁通过DMA推送来自CPU的数据流。Sate Machine控制当前的数据流检测和逻辑判断，并根据结构决定是否需要将当前的结果上报给上位机。网络接口协议自定义，核心是将当前发生SEU的SRAM/Flash地址、寄存器编号、中断索引和数据内容上传给上位机，上位机进行实时/离线分析处理，进而完成测试。

实施例

选取FPGA测试模式下的“静态测试”和CPU测试模式下的“寄存器测试(全0)”为例，简要介绍上位机软件在FPGA和CPU两种测试模式下的使用方法。

(1)“静态测试”

上位机软件启动后，点击主界面左上角的“测试”菜单，选择“FPGA测试”，进入FPGA测试模式，选择该模式后，先选择回读文件的存储目录，然后点击“模式确认”按钮，开始第一次回读，得到参考配置文件。上位机软件正在进行模式确认回读。

参数设置完毕后，点击“开始”按钮，上位机记录实验开始时间并计时，辐照一段时间后，点击“暂停”按钮，上位机停止计时并记录下实验结束时间后，立即开始回读。回读结束后，统计出软错误数量，“当前SEU”由两部分组成，第一部分是CLB和BRAM互联资源的翻转数；第二部分是BRAM的翻转数。

点击“结束”按钮，上位机提示试验人员存储测试结果。在当前路径下选择“静态测试”文件夹作为数据保存的目录，最后一步是点击“保存数据”，实验数据即存到了上一步指定的文件夹中。

(2)“寄存器测试(全0)”

进入CPU测试模式。设置好剂量率等参数后，先选择并打开正确的串口以连接CPU，并选择一个文件夹作为测试结果的存储目录。然后点击“开始”按钮，上位机记录下实验开始时间并计时，并弹窗显示当前寄存器的各地址及其对应的初始值(都为0)。

在测试过程中，CPU扫描到一个软错误，即地址为1B，第4位发生了“0跳变为1”的SEU。上位机在后台自动保存了该数据，在主界面上更新了“总SEU”和“当前SEU”的同时，在弹窗中标注了软错误发生的位置。

点击“结束”按钮后，上位机将当前系统时间作为测试完成的时间，此时试验人员可以选择变更辐照参数，继续开始下一次测试，或者点击“保存数据”按钮后，切换测试模式。

Claims (6)

1.一种两类多型COTS器件单粒子软错误测试硬件系统，包括监控FPGA、被测FPGA、CPU和上位机，其特征在于：

上位机作为测试系统控制中心与数据存储与分析平台，设置测试条件与参数；向下位机发送测试模式切换、测试过程控制指令；静态测试模式下，回读被测FPGA的配置数据并与参照文件比较；实时统计FPGA动态测试以及CPU测试的翻转数量；保存每一次测试的数据和结果，用于后续数据分析；监控FPGA通过网口与上位机直接相连，接收上位机下发的测试控制指令并执行相应操作；CPU测试模式下给被测FPGA提供时钟；将测试结果通过网口上传给上位机。

2.根据权利要求1所述的两类多型COTS器件单粒子软错误测试硬件系统，其特征在于：

所述的监控FPGA包括网口驱动模块、静态测试模块和动态测试模块，其中，

a)网口驱动模块是上位机与测试板的通讯接口；上位机通过网口驱动模块向测试板发送各种控制命令；测试板通过网口驱动模块向上位机传回测试状态与测试数据；

试验时上位机处于真空室外，在辐照过程中由控制室的计算机远程控制，监控FPGA通过用户数据报协议(UDP)与PC进行数据传输；

b)静态测试模块，采用“一次回读”的方式，即辐照一段时间后再对被测FPGA通过SelectMAP口回读，并区分出配置存储器和BRAM的配置信息；

c)动态测试模块，为BRAM和触发器动态测试提供输入时钟，并接收测试输出，该模块统计翻转位数，即“边辐照边统计”。

3.根据权利要求1所述的两类多型COTS器件单粒子软错误测试硬件系统，其特征在于：

所述的被测FPGA和CPU，

FPGA软错误检测以测试电路的形式在被测FPGA中实现：

a)FPGA测试模式下，被测FPGA的功能在静态测试模式下，通过Select MAP口将配置数据发给监控FPGA；

b)动态测试模式下，通过信号线将测试电路的输出结果上传给监控FPGA；

所述CPU的软错误检测以测试程序的形式在被测CPU中实现，包括寄存器、SRAM、Flash资源的测试程序；

在CPU测试模式下，被测FPGA的功能是接收来自CPU的测试数据，并将其转发给监控FPGA，即通过串口与上位机直接相连，在CPU测试过程中向上位机传送并打印测试相关的信息。

4.根据权利要求1所述的两类多型COTS器件单粒子软错误测试硬件系统，其特征在于：

所述两类多型COTS器件单粒子软错误测试硬件系统，上位机与监控FPGA之间通过UDP协议进行通讯，使用端口号5000、5001及5002三个端口，其中：

1)5000端口

5000端口用于上位机下发测试控制指令给监控FPGA，网口下发的4字节长度的指令结构如表1所示：

表1 网口下发指令结构

“EB 90”为指令的有效标志，其后面是两个字节的指令数据，指令及其含义如表2所示：

表2 5000端口下发指令及其含义

其中前2条指令用于在FPGA测试模式与CPU测试模式之间切换，第3-12条指令用于FPGA测试模式，其余用于CPU测试模式；

2)5001端口

5001端口用于监控FPGA向上位机发送测试指令的响应帧或者测试数据，响应帧和测试数据的长度均为15个字节，具体结构如表3所示：

表3 5001端口帧格式及其含义

其中，每一帧最后的填充字节不被上位机解析；

3)5002端口

5002端口用于FPGA静态测试中，监控FPGA上传回读数据，上传的数据格式如表4所示：

表4 回传数据结构

最后一包数据只有64个字节有效数据，其余960个字节需要补为全FF的填充字节，不参与回读比对。

5.根据权利要求1所述的两类多型COTS器件单粒子软错误测试硬件系统，其特征在于：

所述两类多型COTS器件单粒子软错误测试硬件系统的硬件平台由被测器件FPGA和CPU、监控FPGA、上位机以及外设构成，被测FPGA与监控FPGA之间有配置接口、I/O和LVDS I/O；被测FPGA外接了Flash、SRAM和SDRAM，三类存储器件用于CPU器件使用；外设晶振、电源、422接口芯片、LVDS接口芯片与被测FPGA相连；与监控FPGA相连的存储器件为12片PROM，每一片存储空间为32Mb，而一片被测FPGA需要2片PROM存储设计文件；监控FPGA通过百兆网口与上位机进行连接；

被测FPGA与监控FPGA之间的接口，如表5所示：

表5 被测FPGA与监控FPGA接口表

监控FPGA实现的功能包括接收上位机的测试指令、测试参数、测试芯片配置数据；按上位机的测试参数设置被测FPGA芯片的工作时钟和测试模式；测试SEFI接口；配置和刷新测试芯片的配置存储器；回读测试芯片的配置信息；接收测试芯片的测试数据；采用UDP协议上传测试结果。

6.根据权利要求1所述的两类多型COTS器件单粒子软错误测试硬件系统，其特征在于：

所述两类多型COTS器件单粒子软错误测试硬件系统，在FPGA测试模式时，被测芯片根据测试需要加载不同配置，并根据需要测试SEFI和回读配置存储器数据，且监控芯片有充足的设计资源可用，采用基于被测FPGA芯片的被动模式SelectMAP端口，由监控芯片作主控器件对被测FPGA芯片进行SEFI测试、器件配置和配置数据回读，同时使用LVDS与被测FPGA动态测试电路接口，控制被测FPGA的动态测试模式并接收其测试结果数据；

在CPU测试模式时，不同的测试程序对应不同的被测FPGA内部结构，该内部结构与CPU一侧是EMIF接口，与上位机一侧是网口通信，REGs Unit单元锁通过DMA推送来自CPU的数据流，Sate Machine控制当前的数据流检测和逻辑判断，并根据结构决定是否需要将当前的结果上报给上位机，网络接口协议自定义，将当前发生SEU的SRAM/Flash地址、寄存器编号、中断索引和数据内容上传给上位机，上位机进行实时/离线分析处理，进而完成测试。

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