CN112637180B - 接口协议数据转换方法 - Google Patents

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Abstract

本发明涉及通信协议领域，公开了一种接口协议数据转换方法，通过将两个不同接口无线帧的起始时刻控制为同步运行，即通过CPRI接口的aux32_tx_sync_rfp信号来控制起始时刻，而40GE接口中通过对1PPS提前或延时来控制起始时刻，以此来实现CPRI接口和接口的帧头对齐，之后对其无线帧进行IQ数据转换，使得两个接口的无线帧相同，从而使得接口协议被转换，实现两个不同接口之间也能够进行数据交换。

Description

接口协议数据转换方法
技术领域
本发明涉及通信协议领域，尤其涉及一种接口协议数据转换方法。
背景技术
目前通信协议中的接口还没有统一的规范，不同的厂家，或者同一项目的不同设备(如：服务器端BBU、扩展端HUB、拉远射频端RRU)使用的接口协议都可能不相同。目前小基站中的设备所使用的传输接口协议有多种，包括CPRI、ECPRI、10GE、40GE等，通常只有接口协议相同的设备之间能够进行数据转换，如果想要将不同接口协议的设备连接在一起，就需要进行接口协议的转换来实现。
发明内容
针对上述技术中存在的不足之处，本发明提供一种接口协议数据转换方法，通过将两个不同接口无线帧的起始时刻控制为同步运行，并对其无线帧进行IQ数据转换，使得两个接口的无线帧相同，从而使得接口协议被转换，实现两个不同接口之间也能够进行数据交换。
为实现上述目的，本发明提供一种接口协议数据转换方法，包括以下步骤：
S1：控制第一接口、第二接口的无线帧的起始时刻同步运行，从而实现第一接口、第二接口无线帧的转换；
S2：对第一接口的无线帧与第二接口的无线帧进行IQ数据转换，使第一接口的无线帧与第二接口的无线帧相同。
作为优选，所述第一接口为CPRI接口，所述第二接口为40GE接口。
作为优选，所述S1步骤包括：
所述CPRI接口通过aux32_tx_sync_rfp信号控制CPRI接口的无线帧的起始时刻，进而控制40GE接口到CPRI接口的转换时延，所述40GE接口通过提前或延时1PPS控制40GE接口的无线帧的起始时刻，以实现CPRI接口和40GE接口的帧头对齐。
作为优选，所述无线帧包括上行帧与下行帧，所述CPRI接口的IP产生上行帧与上行CPRI无线帧信息，所述40GE接口的1PPS产生下行帧，所述下行帧不转换；所述40GE接口对所述上行帧进行1PPS延时调整并产生上行40GE无线帧信息。
作为优选，所述S2步骤包括：
S21：提取无线帧中每一个通道的IQ数据；
S22：通过FIFO存储并转换S21步骤中的IQ数据。
作为优选，所述S22步骤中转换S21步骤中的IQ数据包括：
控制上行帧与下行帧的读写间距；
控制FIFO的读写数据深度；
FIFO对IQ数据进行写入；
FIFO对IQ数据进行读取。
作为优选，所述控制上行帧与下行帧的读写间距的过程包括；
控制下行帧的读写间距：通过CPRI接口的aux32_tx_sync_rfp信号切换CPRI接口无线帧的位置，通过40GE接口的1PPS切换40GE接口无线帧的位置，使CPRI接口无线帧的切换位置落后40GE接口无线帧1个符号时间的切换位置。
控制上行帧的读写间距：上行40GE无线帧信息的切换位置落后上行CPRI无线帧信息1个符号时间的切换位置。
作为优选，控制FIFO的读写数据深度的过程包括：
FIFO的深度大于或等于1个符号的数据深度。
作为优选，FIFO对IQ数据进行写入的过程包括：
从CPRI接口和/或40GE接口写端的无线帧转换时刻开始，FIFO从地址0开始写入数据，地址写满后，FIFO跳回地址0循环写，直到IQ数据写完为止。
作为优选，FIFO对IQ数据进行读取的过程包括：
从CPRI接口和/或40GE接口读端的无线帧转换时刻开始，FIFO从地址0开始读取数据，地址读满后，FIFO跳回地址0循环读，直到IQ数据读完为止，所述IQ数据读取的同时，CPRI接口和/或40GE接口对读取的IQ数据进行组帧。
作为优选，所述IQ数据包括奇数帧数据及偶数帧数据，所述FIFO包括第一FIFO与第二FIFO，所述第一FIFO存储所述奇数帧数据，所述第二FIFO存储所述偶数帧数据，所述第一FIFO与所述第二FIFO轮流工作。
本发明的有益效果是：与现有技术相比，本发明提供的一种接口协议数据转换方法，通过将两个不同接口无线帧的起始时刻控制为同步运行，即通过CPRI接口的aux32_tx_sync_rfp信号来控制起始时刻，而40GE接口中通过对1PPS提前或延时来控制起始时刻，以此来实现CPRI接口和接口的帧头对齐，之后对其无线帧进行IQ数据转换，使得两个接口的无线帧相同，从而使得接口协议被转换，实现两个不同接口之间也能够进行数据交换。
附图说明
图1为本发明的方法步骤图；
图2为本发明IQ数据处理的步骤图；
图3为本发明CPRI接口与40GE接口无线帧信息格式对比图表；
图4为本发明的数据从40GE接口传输到CPRI接口的步骤图；
图5为本发明的数据从CPRI接口传输到40GE接口的步骤图。
下行帧负责将数据从40GE接口传输到CPRI接口，上行帧负责将数据从CPRI接口传输到40GE接口，且上行帧与下行帧同时运行
具体实施方式
为了更清楚地表述本发明，下面结合附图对本发明作进一步地描述。
请参阅图1-2，本发明的一种接口协议数据转换方法，包括以下步骤：
S1：控制第一接口、第二接口的无线帧的起始时刻同步运行，从而实现第一接口、第二接口无线帧的转换；
S2：对第一接口的无线帧与第二接口的无线帧进行IQ数据转换，使第一接口的无线帧与第二接口的无线帧相同。
本实施例以CPRI接口与40GE接口为例进行协议转换：
CPRI接口与40GE接口一个无线帧的时间均为10ms，CPRI接口无线帧计数范围为0-4095字节，循环周期为40.96S；40GE接口无线帧计数范围为0-99字节，循环周期为1S，因此两个接口无线帧的运行时间及周期的不同导致了其无法进行数据传输，故本实施例在S1步骤中：
CPRI接口通过aux32_tx_sync_rfp信号控制CPRI接口的无线帧的起始时刻，进而控制40GE接口到CPRI接口的转换时延，40GE接口通过提前或延时1PPS控制40GE接口的无线帧的起始时刻，以实现CPRI接口和40GE接口的帧头对齐，通过上述操作，能够使得CPRI接口的无线帧与40GE接口的无线帧同一时刻一起运行，进而完成CPRI接口的无线帧与40GE接口的无线帧的相互转换。
在本实施例中，无线帧包括上行帧与下行帧，CPRI接口的IP产生上行帧与上行CPRI无线帧信息，40GE接口的1PPS产生下行帧，下行帧不转换；40GE接口对上行帧进行1PPS延时调整并产生上行40GE无线帧信息，具体的，由于上行帧是CPRI接口的IP产生的，因此其技术范围固定，且周期不是40GE的整数倍，因此需要对其进行转换。
在本实施例中，S2步骤包括：
S21：提取无线帧中每一个通道的IQ数据；
S22：通过FIFO存储并转换S21步骤中的IQ数据。
FIFO是英文First In First Out的缩写，是一种先进先出的数据缓存器，即先入先出队列，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。
为保证FIFO读取端组帧时，无线帧能够与一个完整无线帧的IQ数据位置对应上，S22步骤中转换S21步骤中的IQ数据包括：
控制上行帧与下行帧的读写间距；
控制FIFO的读写数据深度；
FIFO对IQ数据进行写入；
FIFO对IQ数据进行读取；
在本实施例中，控制上行帧与下行帧的读写间距的过程包括；
控制下行帧的读写间距：通过CPRI接口的aux32_tx_sync_rfp信号切换CPRI接口无线帧的位置，通过40GE接口的1PPS切换40GE接口无线帧的位置，使CPRI接口无线帧的切换位置落后40GE接口无线帧1个符号时间的切换位置，以保证读写FIFO的时延在1个符号范围左右；
控制上行帧的读写间距：上行40GE无线帧信息的切换位置落后上行CPRI无线帧信息1个符号时间的切换位置，以保证读写FIFO的时延在1个符号范围左右。
在本实施例中，需要控制FIFO的读写数据深度：数据宽度与深度是FIFO的重要参数之一，数据宽度也就是英文资料里常看到的THE WIDTH，它指的是FIFO一次读写操作的数据位，就像MCU有8位和16位，ARM 32位等等，FIFO的宽度在单片成品IC中是固定的，也有可选择的，如果用FPGA自己实现一个FIFO，其数据位，也就是宽度是可以自己定义的。本实施例使用的是intel的Low Latency40G Ethernet Intel FPGA IP及CPRI IP(速率配置为9.8312Gbps)来实现接口的；FIFO的深度：THE DEEPTH，它指的是FIFO可以存储多少个N位的数据(如果宽度为N)。如一个8位的FIFO，若深度为8，它可以存储8个8位的数据，深度为12，就可以存储12个8位的数据，FIFO的深度可大可小，因此FIFO深度的计算并无一个固定的公式。在FIFO实际工作中，其数据的满/空标志可以控制数据的继续写入或读出。在一个具体的应用中也不可能由一些参数算数精确的所需FIFO深度为多少，这在写速度大于读速度的理想状态下是可行的，但在实际中用到的FIFO深度往往要大于计算值；因此，在本实施例中，FIFO的深度大于或等于1个符号的数据深度，这样可以保证FIFO读写不会溢出。
在本实施例中，FIFO对IQ数据进行写入的过程包括：
从CPRI接口和/或40GE接口写端的无线帧转换时刻开始，FIFO从地址0开始写入数据，地址写满后，FIFO跳回地址0循环写，直到IQ数据写完为止。
在本实施例中，FIFO对IQ数据进行读取的过程包括：
从CPRI接口和/或40GE接口读端的无线帧转换时刻开始，FIFO从地址0开始读取数据，地址读满后，FIFO跳回地址0循环读，直到IQ数据读完为止，IQ数据读取的同时，CPRI接口和/或40GE接口对读取的IQ数据进行组帧；读写可以同时进行，这样使得CPRI接口与40GE接口可以双向同时传输，而下行帧负责将数据从40GE接口传输到CPRI接口，上行帧负责将数据从CPRI接口传输到40GE接口，且上行帧与下行帧同时运行。
在本实施例中，IQ数据包括奇数帧数据及偶数帧数据，FIFO包括第一FIFO与第二FIFO，第一FIFO存储奇数帧数据，第二FIFO存储偶数帧数据，第一FIFO与第二FIFO轮流工作，当数据从40GE接口发送给CPRI接口时，第一FIFO存储奇数帧数据并进行奇数帧数据的读写，第二FIFO存储偶数帧数据并进行偶数帧数据的读写，同时CPRI接口对读取到的奇数帧数据及偶数帧数据进行重新组帧，以供CPRI接口接收；当数据从CPRI接口发送给40GE接口时，跟上述步骤相同，即第一FIFO存储奇数帧数据并进行奇数帧数据的读写，第二FIFO存储偶数帧数据并进行偶数帧数据的读写，同时40GE接口对读取到的奇数帧数据及偶数帧数据进行重新组帧，以供40GE接口接收。
具体的，请参阅图4与图5，其中图4是下行帧运行的步骤图，即40GE接口将接收到的的数据发送至CPRI接口的过程，首先，40GE接口发送数据并进行无线帧接帧，然后FIFO对数据进行存储并转换IQ数据，转换的同时，CPRI接口对IQ数据进行组帧(组帧成CPRI接口能够读取到的接口协议)，最后，CPRI接口接收数据。图5是上行帧运行的步骤图，即CPRI接口将接收到的的数据发送至40GE接口的过程，首先，CPRI接口发送数据并进行无线帧接帧，然后FIFO对数据进行存储并转换IQ数据，转换的同时，40GE接口对IQ数据进行组帧(组帧成40GE接口能够读取到的接口协议)，最后，40GE接口接收数据，且下行帧与上行帧同时运行，即实现40GE接口与CPRI接口双向传输。
以上公开的仅为本发明的几个具体实施例，但是本发明并非局限于此，CPRI、ECPRI、10GE、40GE等接口之间相互转换也能应用本方法，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (7)

1.一种接口协议数据转换方法，其特征在于，包括以下步骤：
S1：CPRI接口通过aux32_tx_sync_rfp信号控制CPRI接口的无线帧的起始时刻，进而控制40GE接口到CPRI接口的转换时延，所述40GE接口通过提前或延时1PPS控制40GE接口的无线帧的起始时刻，以实现CPRI接口和40GE接口的帧头对齐，以控制CPRI接口、40GE接口的无线帧的起始时刻同步运行，从而实现CPRI接口、40GE接口无线帧的转换；
S2：提取CPRI接口、40GE接口无线帧中每一个通道的IQ数据；通过FIFO存储并转换所述IQ数据，对CPRI接口的无线帧与40GE接口的无线帧进行IQ数据转换，使CPRI接口的无线帧与40GE接口的无线帧相同。
2.根据权利要求1所述的接口协议数据转换方法，其特征在于，所述无线帧包括上行帧与下行帧，所述CPRI接口的IP产生上行帧与上行CPRI无线帧信息，所述40GE接口的1PPS产生下行帧，所述下行帧不转换；所述40GE接口对所述上行帧进行1PPS延时调整并产生上行40GE无线帧信息。
3.根据权利要求2所述的接口协议数据转换方法，其特征在于，所述S2步骤中的IQ数据包括：
控制上行帧与下行帧的读写间距；
控制FIFO的读写数据深度；
FIFO对IQ数据进行写入、读取。
4.根据权利要求3所述的接口协议数据转换方法，其特征在于，所述控制上行帧与下行帧的读写间距的过程包括；
控制下行帧的读写间距：通过CPRI接口的aux32_tx_sync_rfp信号切换CPRI接口无线帧的位置，通过40GE接口的1PPS切换40GE接口无线帧的位置，使CPRI接口无线帧的切换位置落后40GE接口无线帧1个符号时间的切换位置；
控制上行帧的读写间距：上行40GE无线帧信息的切换位置落后上行CPRI无线帧信息1个符号时间的切换位置。
5.根据权利要求3所述的接口协议数据转换方法，其特征在于，控制FIFO的读写数据深度的过程包括：
FIFO的深度大于或等于1个符号的数据深度。
6.根据权利要求3所述的接口协议数据转换方法，其特征在于，FIFO对IQ 数据进行写入的过程包括：
从CPRI接口和/或40GE接口写端的无线帧转换时刻开始，FIFO从地址0开始写入数据，地址写满后，FIFO跳回地址0循环写，直到IQ数据写完为止；
FIFO对IQ数据进行读取的过程包括：
从CPRI接口和/或40GE接口读端的无线帧转换时刻开始，FIFO从地址0开始读取数据，地址读满后，FIFO跳回地址0循环读，直到IQ数据读完为止，所述IQ数据读取的同时，CPRI接口和/或40GE接口对读取的IQ数据进行组帧。
7.根据权利要求3-6任一项所述的接口协议数据转换方法，其特征在于，所述IQ数据包括奇数帧数据及偶数帧数据，所述FIFO包括第一FIFO与第二FIFO，所述第一FIFO存储所述奇数帧数据，所述第二FIFO存储所述偶数帧数据，所述第一FIFO与所述第二FIFO轮流工作。
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