CN112635623A - 一种半导体器件的衬底结构及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体器件的衬底结构及其制备方法，涉及半导体技术领域，包括：衬底层，在衬底层上同层设置第一外延生长层和第二外延生长层，第一外延生长层和第二外延生长层为电流阻挡层，衬底层在第一外延生长层和第二外延生长层之间的部分为通道区，第一外延生长层、第二外延生长层与通道区的顶面位于同一平面，平面与衬底层的底面平行。通过第一外延生长层和第二外延生长层的电流阻挡作用，使得电流的扩散区域以及电流的流经路径得到有效控制，进而提高器件的电光转换效率。

Description

一种半导体器件的衬底结构及其制备方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件的衬底结构及其制备方法。
背景技术
半导体器件由于具有体积小、重量轻、转换效率高等诸多优点，被广泛的应用于医疗、显示、通讯、材料加工以及泵浦固体激光器等领域。随着应用领域的不断拓展，人们对半导体器件的性能有了更高的要求。
现有半导体器件通常都具有衬底，但是由于衬底对于导通电流没有进行有效控制，进而使得电光转换效率较低。
发明内容
本发明的目的在于，针对上述现有技术中的不足，提供一种半导体器件的衬底结构及其制备方法，以改善现有半导体器件因衬底电流扩散导致电光转换效率较低的问题。
为实现上述目的，本发明实施例采用的技术方案如下：
本发明实施例的一方面，提供一种半导体器件的衬底结构，包括：衬底层，在衬底层上同层设置第一外延生长层和第二外延生长层，第一外延生长层和第二外延生长层为电流阻挡层，衬底层在第一外延生长层和第二外延生长层之间的部分为通道区，第一外延生长层、第二外延生长层与通道区的顶面位于同一平面，平面与衬底层的底面平行。
可选的，通道区沿第一外延生长层至第二外延生长层方向的宽度大于等于0.1μm且小于等于500μm。
可选的，通道区的厚度大于等于20nm。
可选的，第一外延生长层和第二外延生长层间隔设置于通道区的两侧。
可选的，第一外延生长层和第二外延生长层绕设于通道区的外周且相互连接。
可选的，通道区为N型区，第一外延生长层和第二外延生长层为P型层；或，通道区为P型区，第一外延生长层和第二外延生长层为N型层。
可选的，通道区在衬底层的正投影形状为矩形、三角形、梯形中的一种。
可选的，通道区的侧面与通道区的顶面的夹角为锐角或钝角。
本发明实施例的另一方面，提供一种半导体器件的衬底结构的制备方法，方法包括：在衬底层形成第一外延生长层和第二外延生长层，衬底层在第一外延生长层和第二外延生长层之间的部分为通道区，其中，第一外延生长层、第二外延生长层与通道区的顶面位于同一平面，平面与衬底层的底面平行。
可选的，在衬底层形成第一外延生长层和第二外延生长层包括：对衬底层刻蚀形成相邻的第一刻蚀槽和第二刻蚀槽，第一刻蚀槽和第二刻蚀槽之间具有台面结构；在衬底层上外延生长电流阻挡层；对电流阻挡层进行表面平坦化处理以露出台面结构，电流阻挡层经表面平坦化处理后位于第一刻蚀槽的部分为第一外延生长层，电流阻挡层经表面平坦化处理后位于第二刻蚀槽的部分为第二外延生长层，位于第一外延生长层和第二外延生长层之间的台面结构为通道区。
可选的，通道区沿第一外延生长层至第二外延生长层方向的宽度大于等于0.1μm且小于等于500μm。
可选的，通道区的厚度大于等于20nm。
可选的，第一外延生长层和第二外延生长层间隔设置于通道区的两侧。
可选的，第一外延生长层和第二外延生长层绕设于通道区的外周且相互连接。
可选的，通道区为N型区，第一外延生长层和第二外延生长层为P型层；或，通道区为P型区，第一外延生长层和第二外延生长层为N型层。
可选的，通道区在衬底层的正投影形状为矩形、三角形、梯形中的一种。
可选的，通道区的侧面与通道区的顶面的夹角为锐角或钝角。
本发明的有益效果包括：
本发明提供了一种半导体器件的衬底结构，包括：衬底层，在衬底层上同层设置第一外延生长层和第二外延生长层，第一外延生长层和第二外延生长层为电流阻挡层，衬底层在第一外延生长层和第二外延生长层之间的部分为通道区，第一外延生长层、第二外延生长层与通道区的顶面位于同一平面，平面与衬底层的底面平行。通过第一外延生长层和第二外延生长层的电流阻挡作用，使得电流的扩散区域以及电流的流经路径得到有效控制，进而提高器件的电光转换效率。
本发明提供了一种半导体器件的衬底结构的制备方法，包括：在衬底层形成第一外延生长层和第二外延生长层，衬底层在第一外延生长层和第二外延生长层之间的部分为通道区，其中，第一外延生长层、第二外延生长层与通道区的顶面位于同一平面，平面与衬底层的底面平行。通过第一外延生长层和第二外延生长层的电流阻挡作用，使得电流的扩散区域以及电流的流经路径得到有效控制，进而提高器件的电光转换效率。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种半导体器件的衬底结构的结构示意图之一；
图2为本发明实施例提供的一种半导体器件的衬底结构的结构示意图之二；
图3为图1中区域A的局部放大图；
图4为图1中区域B的局部放大图；
图5为本发明实施例提供的一种半导体器件的衬底结构的结构示意图之三；
图6为本发明实施例提供的一种半导体器件的衬底结构的结构示意图之四；
图7为本发明实施例提供的一种半导体器件的衬底结构的结构示意图之五。
图标：100-衬底层；110-通道区；111-通道区的顶面；112-通道区的侧面；210-第一外延生长层；211-第一刻蚀槽；220-第二外延生长层；221-第二刻蚀槽。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。需要说明的是，在不冲突的情况下，本发明的实施例中的各个特征可以相互结合，结合后的实施例依然在本发明的保护范围内。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
此外，术语“水平”、“竖直”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
本发明实施例的一方面，提供一种半导体器件的衬底结构，包括：衬底层100，在衬底层100上同层设置第一外延生长层210和第二外延生长层220，第一外延生长层210和第二外延生长层220为电流阻挡层，衬底层100在第一外延生长层210和第二外延生长层220之间的部分为通道区110，第一外延生长层210、第二外延生长层220与通道区的顶面111位于同一平面，平面与衬底层100的底面平行。
示例的，通过对半导体器件层级结构进行改进，使得电流的扩散区域以及电流的流经路径得到有效控制，进而提高半导体器件的整体性能，以下示意性的对改进后的结构进行说明：
结合图1和图2所示，先在衬底层100形成第一外延生长层210和第二外延生长层220，即第一外延生长层210和第二外延生长层220同层。衬底层100在第一外延生长层210和第二外延生长层220之间的部分可以作为通道区110，如此，在半导体器件施加外电压，电流流经衬底层100时，在第一外延生长层210和第二外延生长层220的电流阻挡作用下，电流不从通道区110周围的第一外延生长层210和第二外延生长层220的位置流过，而是较为集中的从通道区110通过，如此便可以对电流在衬底层100上的路径进行有效控制。在实际设置时，可以根据需求合理设置第一外延生长层210和第二外延生长层220在衬底层100的位置、面积或等效阻值，进而使得伴随第一外延生长层210和第二外延生长层220形成的通道区110的位置和面积处于预设的电流路径之上。利用第一外延生长层210和第二外延生长层220也可以对电流的扩散起到控制作用。进而提高器件的电光转换效率。当半导体器件为半导体激光器时，其还具有更低的激光器阈值。
此外，在衬底层100形成的第一外延生长层210的顶面、通道区的顶面111和第二外延生长层220的顶面均处于同一平面，该平面可以是和衬底平面平行，从而使得后续在该衬底上形成的功能层可以直接整层形成，避免由于衬底层100表面凹凸，功能层需要额外进行工艺处理，有效提高器件的可靠性。例如当衬底层100为GaAs材料，功能层为AlGaAs材料时，可以通过本实施例对衬底层100进行处理后，再进行外延生长AlGaAs功能层，避免了对AlGaAs功能层进行加工导致AlGaAs材料中的Al在加工过程中被氧化，进而带来缺陷。第一外延生长层210和第二外延生长层220可以是采用等效反偏二极管、介质材料等等方式形成。介质材料可以是氧化物材料。在形成反偏二极管时，第一外延生长层210可以是自身直接形成沿电流流动方向的反偏二极管，也可以是配合衬底层100形成反偏二极管，还可以是配合在第一外延生长层210上形成的其它层(可以是功能层，也可以是单独设置的配合层)形成反偏二极管，第二外延生长层220同理。
在对衬底层100进行图案化处理时，可以是采用干法刻蚀、湿法刻蚀、激光刻蚀等等多种形式，其过程可以包括涂胶、曝光、显影等等。
可选的，通道区110沿第一外延生长层210至第二外延生长层220方向的宽度大于等于0.1μm且小于等于500μm。
示例的，通道区110的宽度W可以是如图5所示，第一外延生长层210至第二外延生长层220横向的最大距离，通道区110的宽度W可以是0.1μm到500μm，进一步的可以是5μm到200μm，具体设置时可以根据器件的尺寸、光刻机的实现能力合理选择。将通道区110的宽度W设置在上述范围，可以有效的提高电流的控制能力，同时，在工艺实现制备时能够处于大多数设备的制备上限内。
可选的，通道区110的厚度大于等于20nm。
示例的，如图4所示，通道区110的厚度H可以是大于等于20nm，进一步的还可以是大于等于100nm，由于通道区110的厚度H越大，对应的第一外延生长层210和第二外延生长层220的厚度也更大，对电流的扩散的限制也更加明显，但是实际设置时，需要考虑器件的尺寸、光刻机的实现能力等等多方面因素合理选择。将通道区110的厚度H设置在上述范围，可以有效的提高电流的控制能力，同时，在工艺实现制备时能够处于大多数设备的制备上限内。
可选的，第一外延生长层210和第二外延生长层220间隔设置于通道区110的两侧。
示例的，通道区110的上下两端可以直接延伸到衬底层100的上下两端，如图5所示，当为衬底层100的俯视视角时，通道区110位于第一外延生长层210和第二外延生长层220之间的位置，且通道区110将第一外延生长层210和第二外延生长层220隔离，使得第一外延生长层210和第二外延生长层220间隔位于通道区110的两侧。
可选的，第一外延生长层210和第二外延生长层220绕设于通道区110的外周且相互连接。
示例的，通道区110的上下两端可以是不直接延伸到衬底层100的上下两端，如图6所示，当为衬底层100的俯视视角时，通道区110位于第一外延生长层210和第二外延生长层220之间的位置，且第一外延生长层210和第二外延生长层220在通道区110的上下两端连接，此时，衬底层100的电流通道仅为中间被包围的通道区110。
在另一种实施例中，通道区110的上下两端中的一端可以是直接延伸到衬底层100的一端，通道区110的上下两端中的另一端可以是不直接延伸到衬底层100的另一端，当为衬底层100的俯视视角时，通道区110位于第一外延生长层210和第二外延生长层220之间的位置，且第一外延生长层210和第二外延生长层220在通道区110的一端连接，在另一端则断开。
可选的，通道区110为N型区，第一外延生长层210和第二外延生长层220为P型层；或，通道区110为P型区，第一外延生长层210和第二外延生长层220为N型层。
示例的，按照导电类型，可以将衬底层100设置为N型衬底或P型衬底，以下将以N型衬底为例进行示意性的说明：
当衬底层100为N型衬底(对应的通道区110也为N型区)时，第一外延生长层210和第二外延生长层220为P型区，此时，可以将下波导层设置为N型下波导层(也可以是单独设置N型配合层)，如此，可以通过N型下波导层与P型的第一外延生长层210和第二外延生长层220配合形成反向PN结，从而形成NPN结构，进而使得第一外延生长层210和第二外延生长层220能够对应形成电流阻挡区域。(P型衬底层100的设置形式参照N型衬底，此处不再赘述)生长的P型层掺杂原子包括：C、Zn等原子。
可选的，通道区110在衬底层100的正投影形状为矩形、三角形、梯形中的一种。通道区110在衬底层100的正投影的形状还可以是一端至另一端的渐变图形，例如三角形、梯形等等，当为渐变图形时，其渐变的角度可以是小于10度。如图7所示，通道区110在衬底层100上的正投影形状为梯形。
可选的，通道区的侧面112与通道区的顶面111的夹角为锐角或钝角。
示例的，如图3所示，通道区的侧面112与通道区的顶面111之间的夹角a为钝角，从而使得台面结构形成梯形结构，如此，可以有利于后续外延生长层的生长。在其它实施例中，通道区的侧面112与通道区的顶面111之间的夹角也可以是锐角，还可以直角等等多种形式。
本发明实施例的另一方面，提供一种半导体器件的衬底结构的制备方法，方法包括：在衬底层100形成第一外延生长层210和第二外延生长层220，衬底层100在第一外延生长层210和第二外延生长层220之间的部分为通道区110，其中，第一外延生长层210、第二外延生长层220与通道区的顶面111位于同一平面，平面与衬底层100的底面平行。
示例的，如图1所示，先在衬底层100形成第一外延生长层210和第二外延生长层220，即第一外延生长层210和第二外延生长层220同层。衬底层100在第一外延生长层210和第二外延生长层220之间的部分可以作为通道区110，如此，在半导体器件施加外电压，电流流经衬底层100时，在第一外延生长层210和第二外延生长层220的电流阻挡作用下，电流不从通道区110周围的第一外延生长层210和第二外延生长层220的位置流过，而是较为集中的从通道区110通过，如此便可以对电流在衬底层100上的路径进行有效控制。在实际设置时，可以根据需求合理设置第一外延生长层210和第二外延生长层220在衬底层100的位置、面积或等效阻值，进而使得伴随第一外延生长层210和第二外延生长层220形成的通道区110的位置和面积处于预设的电流路径之上。同时，利用第一外延生长层210和第二外延生长层220也可以对电流的扩散起到控制作用。在形成反偏二极管时，第一外延生长层210可以是自身直接形成沿电流流动方向的反偏二极管，也可以是配合衬底层100形成反偏二极管，还可以是配合在第一外延生长层210上形成的其它层(可以是功能层，也可以是单独设置的配合层)形成反偏二极管，第二外延生长层220同理。
此外，在衬底层100形成的第一外延生长层210的顶面、通道区的顶面111和第二外延生长层220的顶面均处于同一平面，该平面可以是和衬底平面平行，从而使得后续在该衬底上形成的功能层可以直接整层形成，避免由于衬底层100表面凹凸，导致功能层需要额外进行工艺处理，有效提高器件的可靠性。例如当衬底层100为GaAs材料，功能层为AlGaAs材料时，可以通过本实施例对衬底层100进行处理后，再进行外延生长AlGaAs功能层，避免了对AlGaAs功能层进行加工导致AlGaAs材料中的Al在加工过程中被氧化，进而带来缺陷。第一外延生长层210和第二外延生长层220可以是采用等效反偏二极管、介质材料等等方式形成。
可选的，在衬底层100形成第一外延生长层210和第二外延生长层220包括：对衬底层100刻蚀形成相邻的第一刻蚀槽211和第二刻蚀槽221，第一刻蚀槽211和第二刻蚀槽221之间具有台面结构；在衬底层100上外延生长外延层；对外延层进行表面平坦化处理以露出台面结构，外延层经表面平坦化处理后位于第一刻蚀槽211的部分为第一外延生长层210，外延层经表面平坦化处理后位于第二刻蚀槽221的部分为第二外延生长层220，位于第一外延生长层210和第二外延生长层220之间的台面结构为通道区110。
示例的，当采用外延生长的方式形成第一外延生长层210和第二外延生长层220时，示意性的可以通过以下步骤进行：
步骤1：对衬底层100刻蚀形成相邻的第一刻蚀槽211和第二刻蚀槽221，第一刻蚀槽211和第二刻蚀槽221之间具有台面结构。
如图1所示，先对衬底层100进行刻蚀，形成两个相邻的第一刻蚀槽211和第二刻蚀槽221以及位于第一刻蚀槽211和第二刻蚀槽221之间台面结构。
步骤2：在衬底层100上外延生长外延层。
然后在整个刻蚀后的衬底层100上整层外延生长外延层，其材质可以是P型、N型或介质材料。生长的外延层的厚度可以是小于台面结构的厚度。本申请中所有的厚度均是指垂直衬底平面的方向的数值。
步骤3：对外延层进行表面平坦化处理以露出台面结构，外延层经表面平坦化处理后位于第一刻蚀槽211的部分为第一外延生长层210，外延层经表面平坦化处理后位于第二刻蚀槽221的部分为第二外延生长层220，位于第一外延生长层210和第二外延生长层220之间的台面结构为通道区110。
如图2所示，通过对外延层的表面进行平坦化处理，从而使得衬底层100的顶面较为平整，平坦化处理的工艺可以是抛光处理，比如引入CMP工艺，即化学机械抛光制程，CMP工艺可以使得抛光的整片晶圆达到微米级别的平整度以及小于1nm的粗糙度。同时，还可以辅助湿法腐蚀，从而降低表面位错密度到一定程度(EPD小于1000个/cm2)。从而降低后续外延生长材料的缺陷，提高材料质量。
在进行表面平坦化处理时，需要使得台面结构露出，以便于使得台面结构作为通道区110能够与下波导层进行良好接触。经过表面平坦处理工艺，可以使得第一外延生长层210、第二外延生长层220和通道区的顶面111均位于同一平面。
可选的，在衬底层100的边缘区域设置有对准标记。
示例的，还可以在衬底层100的边缘区域设置有对准标记，对准标记可以是一个或多个，当为多个时，可以沿着衬底层100的边缘绕设。对准标记可以是随着对衬底层100图案化、第一外延生长层210和第二外延生长层220的形成的同时形成。
可选的，包括多个形成有第一外延生长层210、通道区110和第二外延生长层220的衬底层100，多个衬底层100呈阵列设置，当半导体器件是半导体激光器时，还可以配合激光器的巴条。
可选的，半导体器件可以是半导体激光器。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体器件的衬底结构，其特征在于，包括：衬底层，在所述衬底层上同层设置第一外延生长层和第二外延生长层，所述第一外延生长层和所述第二外延生长层为电流阻挡层，所述衬底层在所述第一外延生长层和所述第二外延生长层之间的部分为通道区，所述第一外延生长层、所述第二外延生长层与所述通道区的顶面位于同一平面，所述平面与所述衬底层的底面平行。
2.如权利要求1所述的半导体器件的衬底结构，其特征在于，所述通道区沿所述第一外延生长层至所述第二外延生长层方向的宽度大于等于0.1μm且小于等于500μm。
3.如权利要求1所述的半导体器件的衬底结构，其特征在于，所述通道区的厚度大于等于20nm。
4.如权利要求1所述的半导体器件的衬底结构，其特征在于，所述第一外延生长层和所述第二外延生长层间隔设置于所述通道区的两侧。
5.如权利要求1所述的半导体器件的衬底结构，其特征在于，所述第一外延生长层和所述第二外延生长层绕设于所述通道区的外周且相互连接。
6.如权利要求1所述的半导体器件的衬底结构，其特征在于，所述通道区为N型区，所述第一外延生长层和所述第二外延生长层为P型层；或，所述通道区为P型区，所述第一外延生长层和所述第二外延生长层为N型层。
7.如权利要求1所述的半导体器件的衬底结构，其特征在于，所述通道区在所述衬底层的正投影形状为矩形、三角形、梯形中的一种。
8.如权利要求1至7任一项所述的半导体器件的衬底结构，其特征在于，所述通道区的侧面与所述通道区的顶面的夹角为锐角或钝角。
9.一种半导体器件的衬底结构的制备方法，其特征在于，所述方法包括：
在衬底层形成第一外延生长层和第二外延生长层，所述衬底层在所述第一外延生长层和所述第二外延生长层之间的部分为通道区，其中，所述第一外延生长层、所述第二外延生长层与所述通道区的顶面位于同一平面，所述平面与所述衬底层的底面平行。
10.如权利要求9所述的半导体器件的衬底结构的制备方法，其特征在于，所述在衬底层形成第一外延生长层和第二外延生长层包括：
对所述衬底层刻蚀形成相邻的第一刻蚀槽和第二刻蚀槽，所述第一刻蚀槽和所述第二刻蚀槽之间具有台面结构；
在所述衬底层上外延生长电流阻挡层；
对所述电流阻挡层进行表面平坦化处理以露出所述台面结构，所述电流阻挡层经表面平坦化处理后位于所述第一刻蚀槽的部分为所述第一外延生长层，所述电流阻挡层经表面平坦化处理后位于所述第二刻蚀槽的部分为所述第二外延生长层，位于所述第一外延生长层和所述第二外延生长层之间的台面结构为通道区。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63169093A (ja) * 1987-01-06 1988-07-13 Fujikura Ltd 半導体レ−ザ
FR2693047A1 (fr) * 1992-06-24 1993-12-31 Fujitsu Ltd Laser à semi-conducteur à hétérostructure et son procédé de fabrication.
US5335241A (en) * 1990-08-30 1994-08-02 Sharp Kabushiki Kaisha Buried stripe type semiconductor laser device
CN101714743A (zh) * 2008-10-07 2010-05-26 三洋电机株式会社 氮化物类半导体激光元件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63169093A (ja) * 1987-01-06 1988-07-13 Fujikura Ltd 半導体レ−ザ
US5335241A (en) * 1990-08-30 1994-08-02 Sharp Kabushiki Kaisha Buried stripe type semiconductor laser device
FR2693047A1 (fr) * 1992-06-24 1993-12-31 Fujitsu Ltd Laser à semi-conducteur à hétérostructure et son procédé de fabrication.
CN101714743A (zh) * 2008-10-07 2010-05-26 三洋电机株式会社 氮化物类半导体激光元件及其制造方法

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