CN112635393A - Soi衬底的处理方法 - Google Patents

Soi衬底的处理方法 Download PDF

Info

Publication number
CN112635393A
CN112635393A CN202011462756.XA CN202011462756A CN112635393A CN 112635393 A CN112635393 A CN 112635393A CN 202011462756 A CN202011462756 A CN 202011462756A CN 112635393 A CN112635393 A CN 112635393A
Authority
CN
China
Prior art keywords
soi substrate
semiconductor layer
processing
back side
bottom semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011462756.XA
Other languages
English (en)
Other versions
CN112635393B (zh
Inventor
唐怡
蒙飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Hua Hong Semiconductor Wuxi Co Ltd
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Hua Hong Semiconductor Wuxi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp, Hua Hong Semiconductor Wuxi Co Ltd filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202011462756.XA priority Critical patent/CN112635393B/zh
Publication of CN112635393A publication Critical patent/CN112635393A/zh
Application granted granted Critical
Publication of CN112635393B publication Critical patent/CN112635393B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76278—Vertical isolation by selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本发明公开了一种SOI衬底的处理方法，包括步骤：步骤一、提供SOI衬底，底部半导体层的体掺杂浓度根据SOI器件工艺需求设置；步骤二、进行背面掺杂离子注入以增加底部半导体层背面的掺杂浓度，底部半导体层背面的掺杂浓度根据增加底部半导体层和静电卡盘的静电吸附力的要求设置。本发明能很好的防止SOI衬底在具有静电卡盘的工艺腔产生掉片，从而能提高产品良率。

Description

SOI衬底的处理方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种绝缘层上半导体(Semiconductor-On-Insulator，SOI)衬底的处理方法。
背景技术
SOI衬底是由底部半导体层、绝缘埋层和顶部半导体层叠加而成，底部半导体层和顶部半导体层通常采用硅材料组成，绝缘埋层通常采用二氧化硅，顶部半导体层的厚度较薄且由于绝缘埋层的作用而不会受到底部半导体层的影响。
SOI工艺中，半导体器件是形成于SOI衬底上即SOI衬底的顶层半导体层上，由于顶层半导体层厚度减薄，故能减少器件的寄生效应，能提升器件的运行速度以及减少功耗。SOI工艺在射频等领域有着广泛的应用，但是在应用过程中需要采用高阻值如电阻率>1000Ω·cm的基底即底部半导体层来满足元器件的性能要求。
在实际生产过程中，SOI衬底晶圆(wafer)容易产生掉片。
如图1A所示，是现有SOI衬底晶圆在具有静电卡盘(E-chuck)的工艺腔(processchamber)被固定时的第一种状态结构图；SOI衬底晶圆101通过静电卡盘102固定，静电卡盘102安装在可动部件103上，可动部件103控制静电卡盘102的位置，图1A中，静电卡盘102使SOI衬底晶圆101的表面垂直。
如图1B所示，是现有SOI衬底晶圆在具有静电卡盘的工艺腔被固定时的第二种状态结构图，可动部件103控制静电卡盘102移动后使SOI衬底晶圆101的表面倾斜。
发明内容
本发明所要解决的技术问题是提供一种SOI衬底的处理方法，能降低SOI衬底的掉片风险，提高产品良率。
为解决上述技术问题，本发明提供的SOI衬底的处理方法包括如下步骤：
步骤一、提供SOI衬底，所述SOI衬底由底部半导体层、绝缘埋层和顶部半导体层叠加而成。
所述底部半导体层的体掺杂浓度根据SOI器件工艺需求设置。
在具有静电卡盘的工艺腔中所述底部半导体层的背面为和所述静电卡盘相接触并实现静电吸附的表面。
步骤二、从所述底部半导体层的背面进行背面掺杂离子注入以增加所述底部半导体层背面的掺杂浓度，所述底部半导体层背面的掺杂浓度根据增加所述底部半导体层和所述静电卡盘的静电吸附力的要求设置，以使所述底部半导体层在具有所述静电卡盘的所述工艺腔不会掉片。
进一步的改进是，步骤一中，根据所述SOI器件工艺需求，所述底部半导体层的体掺杂浓度对应电阻率大于1000Ω·cm。
进一步的改进是，步骤二中，所述背面掺杂离子注入的注入杂质为P型杂质或者为N型杂质。
进一步的改进是，所述背面掺杂离子注入的注入杂质为P型杂质时，P型杂质包括B，注入能量为5keV～400keV，注入剂量为5E11cm-2～5E13cm-2。
进一步的改进是，所述背面掺杂离子注入的注入杂质为N型杂质时，N型杂质包括P，注入能量为8keV～800keV，注入剂量为5E11cm-2～5E13cm-2。
进一步的改进是，步骤二完成后，还包括对所述背面掺杂离子注入的注入杂质进行退火激活的步骤。
进一步的改进是，所述退火为热退火，退火温度为900℃～1100℃，退火时间为小于等于30s。
进一步的改进是，步骤二之前还包括：
在所述SOI衬底的正面形成保护层，所述保护层用于在所述背面掺杂离子注入中对所述SOI衬底的正面进行保护。
进一步的改进是，所述保护层的材料包括氧化层、氮化层或氮氧化层。
进一步的改进是，所述保护层采用炉管工艺形成，所述保护层也会同时形成于所述SOI衬底的背面，步骤二中，所述背面掺杂离子注入会穿过所述SOI衬底背面的所述保护层。
进一步的改进是，所述保护层采用CVD沉积工艺形成。
进一步的改进是，步骤二之后，还包括去除所述保护层的步骤。
进一步的改进是，所述底部半导体层的材料包括硅，所述顶部半导体层的材料包括硅；所述绝缘埋层的材料包括氧化层。
进一步的改进是，所述SOI器件包括SOI射频器件。
进一步的改进是，所述具有静电卡盘的工艺腔包括离子注入工艺腔。
本发明对SOI衬底的底部半导体层进行背面掺杂离子注入的处理，背面掺杂离子注入能在使底部半导体层满足SOI器件工艺要求的条件下，增加底部半导体层的背面掺杂浓度，这样就能增加底部半导体层背面的自由电荷浓度，底部半导体层背面的自由电荷浓度的增加，能增加底部半导体层背面静电卡盘的静电吸附力，将底部半导体层背面的掺杂浓度根据增加底部半导体层和静电卡盘的静电吸附力的要求设置后，能使底部半导体层在具有静电卡盘的工艺腔不会掉片，所以本发明能降低SOI衬底的掉片风险，提高产品良率；也能防止掉片并产生碎片时对生产机台的工艺腔产生不利影响，能提高生长机台的正常运行时间(uptime)以及减少宕机时间(downtime)。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A是现有SOI衬底晶圆在具有静电卡盘的工艺腔被固定时的第一种状态结构图；
图1B是现有SOI衬底晶圆在具有静电卡盘的工艺腔被固定时的第二种状态结构图；
图2是本发明实施例SOI衬底的处理方法的流程图；
图3A-图3D是本发明实施例SOI衬底的处理方法各步骤中的器件结构示意图。
具体实施方式
本发明是在对现有SOI衬底的掉片问题进行分析的基础上形成的，故在详细介绍本发明实施例之前，先描述一下现有SOI衬底容易掉片的原因：
高阻值的基底对机台的晶圆放置台板(platen)形成了很大的挑战，例如，在离子注入工艺中，wafer位于工艺腔中的E-chuck上，E-chuck通过静电吸附将wafer固定，但是由于基底的电阻率高，相应基底中的自由电荷浓度较低，导致E-chuck上的静电吸附力不足，从而使得wafer在工艺过程中掉片的风险很大。
本发明实施例SOI衬底的处理方法：
如图2所示，是本发明实施例SOI衬底的处理方法的流程图；如图3A至图3D所示，是本发明实施例SOI衬底的处理方法各步骤中的器件结构示意图；本发明实施例SOI衬底的处理方法包括如下步骤：
步骤一、如图3A所示，提供SOI衬底，所述SOI衬底由底部半导体层1、绝缘埋层2和顶部半导体层3叠加而成。
所述底部半导体层1的体掺杂浓度根据SOI器件工艺需求设置。本发明实施例中，根据所述SOI器件工艺需求，所述底部半导体层1的体掺杂浓度对应电阻率大于1000Ω·cm。
在具有静电卡盘的工艺腔中所述底部半导体层1的背面为和所述静电卡盘相接触并实现静电吸附的表面。
本发明实施例中，所述底部半导体层1的材料包括硅，所述顶部半导体层3的材料包括硅；所述绝缘埋层2的材料包括氧化层。
所述SOI器件包括SOI射频器件。
所述具有静电卡盘的工艺腔包括离子注入工艺腔。
本发明实施例中，在后续步骤二之前还包括：
如图3B所示，在所述SOI衬底的正面形成保护层5，所述保护层5用于在所述背面掺杂离子注入中对所述SOI衬底的正面进行保护。
所述保护层5的材料包括氧化层、氮化层或氮氧化层。
所述保护层5采用炉管工艺形成，由于炉管中，通常是多片晶圆一起进行工艺，且晶圆的正反面都会暴露在炉管中，故所述保护层5也会同时形成于所述SOI衬底的背面。在半导体集成电路中，所述SOI衬底都是晶圆结构。在其他实施例中，也能为：所述保护层5采用CVD沉积工艺形成，这时仅需在所述SOI衬底的正面形成所述保护层5即可。
步骤二、如图3C所示，从所述底部半导体层1的背面进行背面掺杂离子注入以增加所述底部半导体层1背面的掺杂浓度，所述底部半导体层1背面的掺杂浓度根据增加所述底部半导体层1和所述静电卡盘的静电吸附力的要求设置，以使所述底部半导体层1在具有所述静电卡盘的所述工艺腔不会掉片。所述背面掺杂离子注入如标记6对应的箭头线所示。
本发明实施例中，所述背面掺杂离子注入会穿过所述SOI衬底背面的所述保护层5。
通过控制所述背面掺杂离子注入的注入深度，能避免所述背面掺杂离子注入的注入杂质对最终形成的SOI器件的性能产生影响。
所述背面掺杂离子注入的注入杂质为P型杂质或者为N型杂质。
当所述背面掺杂离子注入的注入杂质为P型杂质时，P型杂质包括B，注入能量为5keV～400keV，注入剂量为5E11cm-2～5E13cm-2。
当所述背面掺杂离子注入的注入杂质为N型杂质时，N型杂质包括P，注入能量为8keV～800keV，注入剂量为5E11cm-2～5E13cm-2。
步骤二完成后，还包括对所述背面掺杂离子注入的注入杂质进行退火激活的步骤。
所述退火为热退火，退火温度为900℃～1100℃，退火时间为小于等于30s。
步骤二之后，如图3D所示，还包括去除所述保护层5的步骤。
所述保护层5能采用湿法刻蚀工艺去除，对于氧化层通常采用氢氟酸去除，对于氮化层则通常采用磷酸去除。
去除所述保护层5的步骤即能放置在所述退火之前，也能放置在所述退火之后。
本发明实施例对SOI衬底的底部半导体层1进行背面掺杂离子注入的处理，背面掺杂离子注入能在使底部半导体层1满足SOI器件工艺要求的条件下，增加底部半导体层1的背面掺杂浓度，这样就能增加底部半导体层1背面的自由电荷浓度，底部半导体层1背面的自由电荷浓度的增加，能增加底部半导体层1背面静电卡盘的静电吸附力，将底部半导体层1背面的掺杂浓度根据增加底部半导体层1和静电卡盘的静电吸附力的要求设置后，能使底部半导体层1在具有静电卡盘的工艺腔不会掉片，所以本发明实施例能降低SOI衬底的掉片风险，提高产品良率；也能防止掉片并产生碎片时对生产机台的工艺腔产生不利影响，能提高生长机台的正常运行时间以及减少宕机时间。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种SOI衬底的处理方法，其特征在于，包括如下步骤：
步骤一、提供SOI衬底，所述SOI衬底由底部半导体层、绝缘埋层和顶部半导体层叠加而成；
所述底部半导体层的体掺杂浓度根据SOI器件工艺需求设置；
在具有静电卡盘的工艺腔中所述底部半导体层的背面为和所述静电卡盘相接触并实现静电吸附的表面；
步骤二、从所述底部半导体层的背面进行背面掺杂离子注入以增加所述底部半导体层背面的掺杂浓度，所述底部半导体层背面的掺杂浓度根据增加所述底部半导体层和所述静电卡盘的静电吸附力的要求设置，以使所述底部半导体层在具有所述静电卡盘的所述工艺腔不会掉片。
2.如权利要求1所述的SOI衬底的处理方法，其特征在于：步骤一中，根据所述SOI器件工艺需求，所述底部半导体层的体掺杂浓度对应电阻率大于1000Ω·cm。
3.如权利要求2所述的SOI衬底的处理方法，其特征在于：步骤二中，所述背面掺杂离子注入的注入杂质为P型杂质或者为N型杂质。
4.如权利要求3所述的SOI衬底的处理方法，其特征在于：所述背面掺杂离子注入的注入杂质为P型杂质时，P型杂质包括B，注入能量为5keV～400keV，注入剂量为5E11cm-2～5E13cm-2。
5.如权利要求3所述的SOI衬底的处理方法，其特征在于：所述背面掺杂离子注入的注入杂质为N型杂质时，N型杂质包括P，注入能量为8keV～800keV，注入剂量为5E11cm-2～5E13cm-2。
6.如权利要求1至5中任一权项所述的SOI衬底的处理方法，其特征在于：步骤二完成后，还包括对所述背面掺杂离子注入的注入杂质进行退火激活的步骤。
7.如权利要求6所述的SOI衬底的处理方法，其特征在于：所述退火为热退火，退火温度为900℃～1100℃，退火时间为小于等于30s。
8.如权利要求1所述的SOI衬底的处理方法，其特征在于：步骤二之前还包括：
在所述SOI衬底的正面形成保护层，所述保护层用于在所述背面掺杂离子注入中对所述SOI衬底的正面进行保护。
9.如权利要求8所述的SOI衬底的处理方法，其特征在于：所述保护层的材料包括氧化层、氮化层或氮氧化层。
10.如权利要求9所述的SOI衬底的处理方法，其特征在于：所述保护层采用炉管工艺形成，所述保护层也会同时形成于所述SOI衬底的背面，步骤二中，所述背面掺杂离子注入会穿过所述SOI衬底背面的所述保护层。
11.如权利要求9所述的SOI衬底的处理方法，其特征在于：所述保护层采用CVD沉积工艺形成。
12.如权利要求8或9或10或11所述的SOI衬底的处理方法，其特征在于：步骤二之后，还包括去除所述保护层的步骤。
13.如权利要求1所述的SOI衬底的处理方法，其特征在于：所述底部半导体层的材料包括硅，所述顶部半导体层的材料包括硅；所述绝缘埋层的材料包括氧化层。
14.如权利要求1所述的SOI衬底的处理方法，其特征在于：所述SOI器件包括SOI射频器件。
15.如权利要求1所述的SOI衬底的处理方法，其特征在于：所述具有静电卡盘的工艺腔包括离子注入工艺腔。
CN202011462756.XA 2020-12-14 2020-12-14 Soi衬底的处理方法 Active CN112635393B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011462756.XA CN112635393B (zh) 2020-12-14 2020-12-14 Soi衬底的处理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011462756.XA CN112635393B (zh) 2020-12-14 2020-12-14 Soi衬底的处理方法

Publications (2)

Publication Number Publication Date
CN112635393A true CN112635393A (zh) 2021-04-09
CN112635393B CN112635393B (zh) 2022-10-04

Family

ID=75312617

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011462756.XA Active CN112635393B (zh) 2020-12-14 2020-12-14 Soi衬底的处理方法

Country Status (1)

Country Link
CN (1) CN112635393B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102013392A (zh) * 2009-09-04 2011-04-13 中芯国际集成电路制造(上海)有限公司 扩散区的形成方法
CN104485309A (zh) * 2014-12-25 2015-04-01 上海华虹宏力半导体制造有限公司 Soi结构的制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102013392A (zh) * 2009-09-04 2011-04-13 中芯国际集成电路制造(上海)有限公司 扩散区的形成方法
CN104485309A (zh) * 2014-12-25 2015-04-01 上海华虹宏力半导体制造有限公司 Soi结构的制作方法

Also Published As

Publication number Publication date
CN112635393B (zh) 2022-10-04

Similar Documents

Publication Publication Date Title
EP2619806B1 (en) Method of fabricating an emitter region of a solar cell
US20190006351A1 (en) Semiconductor structure and fabrication method thereof
US20140199825A1 (en) Silicon-germanium heterojunction tunnel field effect transistor and preparation method thereof
CN102610634B (zh) 半导体装置和半导体装置的制造方法
WO2007125771A1 (ja) Ｓｏｉウエーハの製造方法
TW201532298A (zh) 使用自對準植入體及覆蓋體之太陽能電池射極區之製備
CN111276542A (zh) 沟槽型mos器件及其制造方法
CN102832160A (zh) 一种soi硅片的制备方法
EP0211174A2 (en) Monolithic temperature compensated voltage-reference diode and method for its manufacture
CN112635393B (zh) Soi衬底的处理方法
KR20080038535A (ko) 스택형 반도체 장치의 제조 방법
CN107154378B (zh) 绝缘层上顶层硅衬底及其制造方法
TWI779474B (zh) 用於電性隔離之掩埋損傷層
CN111834286B (zh) 半导体绝缘衬底、晶体管及其制备方法
CN108630535B (zh) 半导体结构及其形成方法
CN107154347B (zh) 绝缘层上顶层硅衬底及其制造方法
US20080286967A1 (en) Method for fabricating a body to substrate contact or topside substrate contact in silicon-on-insulator devices
CN103681264B (zh) 半导体器件的形成方法以及mos晶体管的形成方法
CN116779666B (zh) 一种带esd结构的igbt芯片及其制作方法
CN107154379B (zh) 绝缘层上顶层硅衬底及其制造方法
CN102543823B (zh) 一种浅沟槽隔离制作方法
CN109243975B (zh) 一种半导体器件的制造方法
WO2009153909A1 (ja) 半導体装置の製造方法及び半導体装置
WO2022001779A1 (zh) 绝缘体上半导体结构的制造方法
US8729645B2 (en) Substrate backside peeling control

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant