CN112635310B - 半导体结构的制作方法及半导体结构 - Google Patents
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Abstract
本申请涉及一种半导体结构的制作方法及半导体结构；其中，半导体结构的制作方法，包括步骤：提供衬底，衬底上形成有芯模和开口，以及覆盖芯模表面的侧壁层，开口形成于芯模内；于开口中填充掩模材料；去除芯模顶部的侧壁层和开口中部分的掩模材料，使得剩余的掩模材料的顶部低于芯模的顶部；去除芯模侧壁的部分侧壁层，形成栅栏侧壁层，栅栏侧壁层位于芯模的侧壁上。本申请可以有效的控制图案的形貌，起到提高产品性能的作用。
Description
技术领域
本申请涉及半导体制造领域，特别是涉及一种半导体结构的制作方法及半导体结构。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称DRAM)是一种广泛应用多计算机系统的半导体存储器。随着半导体集成电路器件特征尺寸的不断缩小，DRAM的关键尺寸也越来越小，难度也越来越大，并且易失性存储器被广泛应用于个人电脑及消费性电子产品中，市场需求比较大；随着DRAM制程技术来到20nm左右，自对准双重成像技术能增加半导体制程的工艺集成度，在缩小元件尺寸方面优势显得格外明显。但在实现过程中，如何进一步提高工艺制程能力，成为制约产品性能发展的瓶颈。
发明内容
基于此，有必要针对目前需要提高工艺制程能力的技术问题，提供一种半导体结构的制作方法及半导体结构。
为了实现上述目的，一方面，本发明实施例提供了一种半导体结构的制作方法，包括步骤：
提供衬底，衬底上形成有芯模和开口，以及覆盖芯模表面的侧壁层，开口形成于芯模内；
于开口中填充掩模材料；
去除芯模顶部的侧壁层和开口中部分的掩模材料，使得剩余的掩模材料的顶部低于芯模的顶部；
去除芯模侧壁的部分侧壁层，形成栅栏侧壁层，栅栏侧壁层位于芯模的侧壁上。
在其中一个实施例中，所述芯模包括多个子芯模层，所述开口的底部位于第一子芯模层内部，所述第一子芯模层位于所述衬底表面。
在其中一个实施例中，栅栏侧壁层的截面呈梯形或三角形。
在其中一个实施例中，栅栏侧壁层的顶部高于剩余的掩模材料的顶部。
在其中一个实施例中，掩模材料与芯模的材质相同。
另一方面，本发明实施例提供了一种半导体结构的制作方法，包括：
提供衬底，衬底上形成有芯模和开口，以及覆盖芯模表面的侧壁层，开口形成于芯模内；
于开口中填充掩模材料；
去除芯模顶部的侧壁层和部分芯模，使得剩余的芯模的顶部低于掩模材料的顶部；
去除芯模侧壁的部分侧壁层，形成栅栏侧壁层，栅栏侧壁层位于掩模材料的侧壁上。
在其中一个实施例中，所述芯模包括多个子芯模层，所述开口的底部位于第一子芯模层内部，所述第一子芯模层位于所述衬底表面。
在其中一个实施例中，栅栏侧壁层的截面呈梯形或三角形。
在其中一个实施例中，栅栏侧壁层的顶部高于剩余的芯模的顶部。
在其中一个实施例中，掩模材料与芯模的材质相同。
一种半导体器件结构，采用前述任一项的半导体结构的制作方法得到的半导体结构。
附图说明
图1为一个实施例中半导体结构的制作方法的第一示意性流程图；
图2-图6为半导体结构的制作方法第一示意性流程图中各步骤所呈现的结构示意图；
图7为一个实施例中半导体结构的制作方法的第二示意性流程图；
图8-图9为半导体结构的制作方法第二示意性流程图中各步骤所呈现的结构示意图；
图10为一个实施例中另一芯模结构示意图；
元件标号说明
200衬底；202芯模；204侧壁层；206开口；208掩模材料；209a栅栏侧壁层；209b栅栏侧壁层。
400衬底；402第一子芯模层；403第二子芯模层；502开口。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
自对准双重成像技术(Self-aligned Double Patterning，简称SADP)能增加半导体制程的工艺集成度，在缩小元件尺寸方面优势明显，然显著提高产品性能成为当前亟待解决的问题；当前对其刻蚀过程中图案的形貌提出了新的挑战。
而本申请提供了一种控制双重成像刻蚀中形貌的方法，在侧壁层外继续填充一层掩模材料，并且填充完全所有的空间(例如，开口)，然后通过刻蚀技术形成掩模图案，进而通过控制刻蚀材料的选择比达到控制图案形貌的目的，起到提高产品性能的作用。
在一个实施例中，如图1所示，提供了一种半导体结构的制作方法，包括以下步骤：
步骤S110，提供衬底，衬底上形成有芯模和开口，以及覆盖芯模表面的侧壁层，开口形成于芯模内；
具体而言，如图2所示，提供衬底200，衬底200可根据需要采用现有技术中的任意衬底，衬底200的结构和材料也可根据需要进行适应性调整。例如，衬底200的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟中的一种或任意多种组合。衬底200上还可以形成有半导体器件，例如，NMOS器件、PMOS器件、CMOS器件、电阻器、电容器或电感器等。
本申请中的芯模，可以指的是SADP工艺中的芯模；而基于芯模(Mandrel或Core)和侧墙(Spacer)工艺的自对准双重图案成形技术，其主要原理一般是是：首先在预先形成的芯模图案两侧形成侧墙(Spacer)，然后去除芯模图案，并将侧墙图案转移到衬底200上，从而使单位面积内可形成的图案数量翻倍。
在一个具体示例中，如图2所示，衬底200上形成有芯模202和开口206，以及覆盖芯模202表面的侧壁层204，开口206形成于芯模202内；即侧壁层204(也即Spacer)填充于开口206内并覆盖开口206侧面的芯模202侧壁；
其中，在衬底200上形成芯模202、侧壁层204的方法可以采用现有技术中的任意方式或本申请描述的任意方式。进一步的，本申请中的芯模202的材料可以选用SiN(氮化硅)，SiO2(氧化硅)，SiON(氮氧化硅)和BARC(底部抗反射层)中的至少一种；侧壁层204的材料可以选用SiN，SiO2，SiON和BARC中的至少一种。
在一示例中，开口206并未贯穿芯模材料层(即衬底200上用于形成芯模202的材料层)，便于更好的控制工艺质量。
在另一示例中，开口206贯穿芯模材料层(即衬底200上用于形成芯模202的材料层)，开口206暴露衬底200。
在一示例中，芯模包括多个子芯模层，开口位于第一子芯模层内部，第一子芯模层位于衬底表面。具体的，如图10所示，芯模包括第一子芯模层402和第二子芯模层403，第一子芯模层402位于衬底400表面，开口502底部位于第一子芯模层402内部。
步骤S120，于开口中填充掩模材料；
具体而言，如图3所示，于开口206中填充掩模材料；进一步的，可在侧壁层204上沉积掩模材料208，直至掩模材料填充满底部覆盖了侧壁层204的开口206；即本申请提出在侧壁层204外继续填充一层掩模材料，并且填充完全所有的空间，进而形成沉积图案。
在一个具体的示例中，掩模材料208可以选用SiN，SiO2，SOH和SOC中的至少一种。进一步的，掩模材料的沉积厚度可以介于100～500nm之间。
步骤S130，去除芯模顶部的侧壁层和开口中部分的掩模材料，使得剩余的掩模材料的顶部低于芯模的顶部；
具体地，如图4所示，去除芯模202顶部的侧壁层204和开口206中部分的掩模材料208，使得剩余的掩模材料208的顶部低于芯模202的顶部；
作为示例，可以采用如下流程形成图4所示的形貌：
如图5所示，对掩模材料208回刻，露出侧壁层204的顶部。对暴露出来的侧壁层204的顶部进行刻蚀，同时会对余留的掩模材料208进行刻蚀。通过调节蚀刻气体各组分的流量控制刻蚀选择比，以使掩模材料208的刻蚀速率大于侧壁层204的刻蚀速率，进而得到图4所示，掩模材料208刻蚀速率大于侧壁层204，使得剩余的掩模材料208的顶部低于芯模202的顶部。
在另一示例中，可以采用如下流程形成图4所示的形貌：
对掩模材料208回刻，露出侧壁层204的顶部，同时刻蚀去除开口206中的部分掩模材料208，使得剩余的掩模材料208的顶部低于芯模202的顶部。进一步的，对暴露出来的侧壁层204的顶部进行刻蚀，形成如图4所示的形貌。
在另一示例中，也可采用如下流程形成图4所示的形貌：
采用化学机械研磨方法去除侧壁层204顶部的掩模材料208、开口206中的部分掩模材料208以及芯模202顶部的侧壁层204，使得剩余的掩模材料208的顶部低于芯模202的顶部。具体的，侧壁层204和掩模材料208之间具有研磨速率差异，掩模材料208的研磨速率大于侧壁层204的研磨速率，通过设置掩模材料208的研磨速率的大小，使得开口中掩模材料208被部分去除，且剩余的掩模材料208的顶部低于芯模202的顶部。
步骤S140，去除芯模侧壁的部分侧壁层，形成栅栏侧壁层，栅栏侧壁层位于芯模的侧壁上；
具体而言，如图6所示，去除芯模202侧壁的部分侧壁层204，形成栅栏侧壁层209a，栅栏侧壁层209a位于芯模202的侧壁上。在一个具体的示例中，侧壁层为氧化硅，蚀刻气体可以包含O2和CF4；刻蚀侧壁层204，直至形成栅栏侧壁层209a的步骤中：侧壁层204的刻蚀速率大于掩模材料208的刻蚀速率。
需要说明的是，本申请中并不限定各步骤中刻蚀速率的具体数值，可根据实际应用基于流程选取。其中，CF4流量变大，侧壁层刻蚀速率变大；O2流量变大，侧壁层刻蚀速率变小。
进一步的，在步骤S130中，去除芯模202顶部的侧壁层204和开口206中部分的掩模材料208，使得剩余的掩模材料208的顶部低于芯模202的顶部。剩余的掩模材料208的顶部低于芯模202的顶部，使得在刻蚀剩余的掩模材料208和芯模202之间的侧壁层204时，侧壁层204邻近较低高度的剩余掩模材料208的部分刻蚀较快。以于步骤S140中去除临近剩余掩模材料208的部分侧壁层204，最终形成掩模图案中，将会呈现如图6所示的形貌，即在芯模202的两边会形成栅栏侧壁层209a，栅栏侧壁层209a位于芯模202的侧壁上。作为示例，步骤S140中，还包括：去除侧壁层204底部的部分芯模202。
在一个具体的实施例中，栅栏侧壁层209a的截面呈梯形或三角形。
在一个具体的实施例中，栅栏侧壁层209a的顶部高于剩余的掩模材料208的顶部。
在一个具体的实施例中，如图6所示，栅栏侧壁层209a还包括部分芯模202侧壁，部分芯模202侧壁位于衬底200表面上。
在一个具体的实施例中，掩模材料208与芯模202的材质相同。
以上，本申请提出在衬底形成芯模，继续在芯模上沉积一层侧壁层，在侧壁层外继续填充一层掩模材料，并且填充完全所有的空间(例如，开口)，然后通过刻蚀技术刻蚀掩模材料，进而形成栅栏侧壁层达到控制图案形貌的目的；具体的，可以通过刻蚀技术形成掩模图案，进而通过控制刻蚀材料的选择比达到控制图案形貌的目的，起到提高产品性能的作用。
在一个实施例中，如图7所示，提供了一种半导体结构的制作方法，包括以下步骤：
步骤S310，提供衬底，衬底上形成有芯模和开口，以及覆盖芯模表面的侧壁层，开口形成于芯模内；
步骤S320，于开口中填充掩模材料；
需要说明的是，步骤S310～S320的具体实现过程，可以参阅前述步骤S110～S120的描述，同时亦可参阅附图2-图3，此处不再赘述。
步骤S330，去除芯模顶部的侧壁层和部分芯模，使得剩余的芯模的顶部低于掩模材料的顶部；
具体地，如图8所示，去除芯模202顶部的侧壁层204和部分芯模202，使得剩余的芯模202的顶部低于掩模材料208的顶部；
在一个具体的示例中，可以采用如下流程形成图8所示的形貌：
如图5所示，本申请提出对沉积图案进行刻蚀，把上层材料(即掩模材料208)回刻，露出侧壁层204的顶部。其中，所采用的刻蚀剂可以为CF4、O2、Ar中的任意一种，刻蚀方法可以为干法刻蚀。
进一步的，对暴露出来的侧壁层204的顶部进行刻蚀，同时会对余留的掩模材料208进行刻蚀。进一步的，本申请提出通过控制刻蚀材料的选择比，采用相应的刻蚀选择比刻蚀侧壁层204的顶部与掩模材料208，将侧壁层204的顶部去除并暴露侧壁层204的侧边，从而达到控制图案形貌的目的。
在一个具体的示例中，可以通过调节蚀刻气体各组分的流量控制刻蚀选择比。即，本申请提出对侧壁层顶部进行刻蚀时，可以通过调节刻蚀气体的流量来控制刻蚀材料的选择比，刻蚀气体为CF4和O2，并不限于这两种气体。
例如，通过调节蚀刻气体各组分的流量控制刻蚀选择比，以使掩模材料208的刻蚀速率小于侧壁层204的刻蚀速率，进而得到图8所示，掩模材料208的顶部高度大于侧壁层204的顶部，露出侧壁层204的侧壁部分。
在另一示例中，选择相应的气体刻蚀部分芯模202，使得剩余的芯模202的顶部低于掩模材料208的顶部，同时精确调整剩余的芯模202的顶部与掩模材料208的顶部的高度差，进而调节后续形成的栅栏侧壁层的形貌。
步骤S340，去除芯模侧壁的部分侧壁层，形成栅栏侧壁层，栅栏侧壁层位于掩模材料的侧壁上。
具体而言，如图9所示，去除芯模202侧壁的部分侧壁层204，形成栅栏侧壁层209b，栅栏侧壁层209b位于掩模材料208的侧壁上。在一个具体的示例中，蚀刻气体可以包含O2和CF4；刻蚀侧壁层204，直至形成栅栏侧壁层209b的步骤中：侧壁层204的刻蚀速率大于掩模材料208的刻蚀速率。
需要说明的是，本申请中并不限定各步骤中刻蚀速率的具体数值，可根据实际应用基于流程选取。其中，CF4流量变大，侧壁层刻蚀速率变大；O2流量变大，侧壁层刻蚀速率变小。
进一步的，如图9所示，在步骤S330中，去除芯模202顶部的侧壁层204和部分芯模202，使得剩余的芯模202的顶部低于掩模材料208的顶部。剩余的芯模202的顶部低于掩模材料208的顶部，使得在刻蚀剩余的芯模202和掩模材料208之间的侧壁层204时，侧壁层204邻近较低高度的剩余的芯模202的部分刻蚀较快。以于步骤S340中去除临近剩余的芯模202的部分侧壁层204，最终形成掩模图案中，将会呈现如图9所示的形貌，即在掩模材料208的两边会形成栅栏侧壁层209b，栅栏侧壁层209b位于掩模材料208的侧壁上。作为示例，步骤S340中，还包括：去除侧壁层204底部的部分芯模202。
在一个具体的实施例中，栅栏侧壁层209b的截面呈梯形或三角形。
在一个具体的实施例中，栅栏侧壁层209b的顶部高于剩余的芯模202的顶部。
在一个具体的实施例中，栅栏侧壁层209b还包括芯模202侧壁，栅栏侧壁层209b的底部位于衬底200表面上。
在一个具体的实施例中，掩模材料208与芯模202的材质相同。
以上，本申请提出在衬底形成芯模，继续在芯模上沉积一层侧壁层，在侧壁层外继续填充一层掩模材料，并且填充完全所有的空间(例如，开口)，然后通过刻蚀技术刻蚀掩模材料，进而形成栅栏侧壁层达到控制图案形貌的目的；具体的，可以通过刻蚀技术形成掩模图案，进而通过控制刻蚀材料的选择比达到控制图案形貌的目的。其中，本申请能够有效的控制形成掩模图案的形貌，起到提高产品性能的作用。
应该理解的是，虽然图1、图7的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图7中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本申请提供了一种半导体结构，包括：
采用前述任一项的半导体结构制作方法形成的半导体结构。
根据如上所述的实施例制造的半导体结构可应用于多种集成电路(IC)制作中。根据本申请的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本申请的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本申请的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (11)
1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底上形成有芯模和开口，以及覆盖所述芯模表面的侧壁层，所述开口形成于所述芯模内；
于所述开口中填充掩模材料；
去除所述芯模顶部的侧壁层和所述开口中部分的掩模材料，使得剩余的所述掩模材料的顶部低于所述芯模的顶部；
在形成掩模材料的顶部低于所述芯模的顶部的结构之后，去除临近较低的掩模材料一侧的部分侧壁层，形成栅栏侧壁层，所述栅栏侧壁层位于所述芯模的侧壁上且不抵靠于所述掩模材料。
2.如权利要求1所述的半导体结构的制作方法，其特征在于：
所述芯模包括多个子芯模层，所述开口的底部位于第一子芯模层内部，所述第一子芯模层位于所述衬底表面。
3.如权利要求1所述的半导体结构的制作方法，其特征在于：
所述栅栏侧壁层的截面呈梯形或三角形。
4.如权利要求1所述的半导体结构的制作方法，其特征在于：
所述栅栏侧壁层的顶部高于所述剩余的所述掩模材料的顶部。
5.如权利要求1所述的半导体结构的制作方法，其特征在于，所述掩模材料与所述芯模的材质相同。
6.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底上形成有芯模和开口，以及覆盖所述芯模表面的侧壁层，所述开口形成于所述芯模内；
于所述开口中填充掩模材料；
去除所述芯模顶部的侧壁层和部分芯模，使得剩余的所述芯模的顶部低于所述掩模材料的顶部；
在形成芯模的顶部低于所述掩模材料层的顶部的结构之后，去除临近较低的芯模的部分侧壁层，形成栅栏侧壁层，所述栅栏侧壁层位于所述掩模材料的侧壁上且不抵靠于所述芯模。
7.如权利要求6所述的半导体结构的制作方法，其特征在于：
所述芯模包括多个子芯模层，所述开口的底部位于第一子芯模层内部，所述第一子芯模层位于所述衬底表面。
8.如权利要求6所述的半导体结构的制作方法，其特征在于：
所述栅栏侧壁层的截面呈梯形或三角形。
9.如权利要求6所述的半导体结构的制作方法，其特征在于：
所述栅栏侧壁层的顶部高于所述剩余的所述芯模的顶部。
10.如权利要求6所述的半导体结构的制作方法，其特征在于，所述掩模材料与所述芯模的材质相同。
11.一种半导体结构，其特征在于，采用如权利要求1-10中任一项所述的半导体结构制作方法形成。
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