CN112615676A - 带有相位延迟补偿功能的高速光收发一体芯片驱动电路 - Google Patents
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- 230000003287 optical effect Effects 0.000 title claims abstract description 34
- 230000005540 biological transmission Effects 0.000 claims abstract description 15
- 230000015556 catabolic process Effects 0.000 claims abstract description 6
- 238000006731 degradation reaction Methods 0.000 claims abstract description 6
- 102100029380 CMRF35-like molecule 2 Human genes 0.000 claims description 19
- 108010036356 cytohesin-2 Proteins 0.000 claims description 19
- 102100029390 CMRF35-like molecule 1 Human genes 0.000 claims description 8
- 101000990055 Homo sapiens CMRF35-like molecule 1 Proteins 0.000 claims description 8
- 101000870135 Mus musculus Cytohesin-1 Proteins 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 101000855847 Mus musculus Cytohesin-3 Proteins 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000004891 communication Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 21
- 238000004088 simulation Methods 0.000 description 19
- 101000589631 Homo sapiens Putative N-acetyltransferase 8B Proteins 0.000 description 10
- 102100032379 Putative N-acetyltransferase 8B Human genes 0.000 description 10
- 101150052142 CML1 gene Proteins 0.000 description 6
- 101100186490 Homo sapiens NAT8 gene Proteins 0.000 description 6
- 102100032394 N-acetyltransferase 8 Human genes 0.000 description 6
- 101100496428 Rattus norvegicus Cml6 gene Proteins 0.000 description 6
- 101150072134 CML3 gene Proteins 0.000 description 3
- 101100186485 Homo sapiens NAT8L gene Proteins 0.000 description 3
- 102100032380 N-acetylaspartate synthetase Human genes 0.000 description 3
- 101150095654 Nat8f3 gene Proteins 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- PUAQLLVFLMYYJJ-UHFFFAOYSA-N 2-aminopropiophenone Chemical compound CC(N)C(=O)C1=CC=CC=C1 PUAQLLVFLMYYJJ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/40—Transceivers
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
- H04B1/12—Neutralising, balancing, or compensation arrangements
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/50—Transmitters
- H04B10/501—Structural aspects
- H04B10/503—Laser transmitters
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/50—Transmitters
- H04B10/516—Details of coding or modulation
- H04B10/548—Phase or frequency modulation
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03343—Arrangements at the transmitter end
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Abstract
带有相位延迟补偿功能的高速光收发一体芯片驱动电路，属于光通讯集成电路领域，本发明为解决接收端CML驱动电路或发射端激光器驱动电路采用传统去加重方式无法补偿高速信号通过背板(激光器)之后的群延迟和相位延迟差异的问题。本发明包括发射端驱动电路和接收端驱动电路，所述发射端驱动电路用于驱动激光器发光传递信号，所述接收端驱动电路用于优化发射端驱动电路发送至激光器的信号经由传输背板而导致的信号劣化；在发射端驱动电路的主通道上设置长码相位超前调整电路，在接收端驱动电路的主通道上设置长码相位滞后调整电路，本发明用于优化高速信号。
Description
技术领域
本发明涉及光接收通道的CML驱动电路和光发射通道的激光器驱动电路的拓扑结构，属于光通讯集成电路领域，CML为Current Mode Logic的缩写，电流模逻辑。
背景技术
光收发一体芯片主要包括光接收模块和光发射模块，实现高速数据传输的接收和发射。在收发一体芯片的接收端，CML驱动器驱动背板传输线电路将高速数据传输给处理器进行处理。而在发射端，激光器驱动电路驱动激光器发送携带高速数据的光信号，完成将电信号转换为光信号并发送的过程。从频域看，高速传输线背板可以简化为一个低通滤波器模型，如果数据速率大于低通滤波器的截止频率，在一定程度上损伤传输信号，最终导致眼图变差，误码率增加。激光器的频率响应与偏置电流有关，可以简化为一个带通滤波器模型，会对高速数据的低频和高频成分抑制，导致光信号眼图变差。为了解决这一问题，现有技术常用的手段是引入预加重、去加重和均衡技术，去加重技术是保持信号上升沿和下降沿的幅度，其他地方幅度被削弱，而预加重技术增强信号上升沿和下降沿的幅度，其他地方幅度不变。
大部分使用加重的方式，参见图1的对比图，其中X给出了数据信号在经过传输背板后劣化的情形。当高速数据经过无源链路时，由于信号损耗(插损)、阻抗不连续(反射)、其他信号的串扰等，信号完整性受到破坏、信噪比(SNR)降低，以至于高速数据传递出现误码(BER)，因此必须事先在发送端对高速数据的高频成分进行补偿。Y是采用传统去加重方式将输出信号优化后的情形。传统的去加重方式并不会区分长码和短码高速信号，仅补偿高速信号通过背板或者激光器之后的频率衰减，无法补偿长码和短码高速信号通过背板或者激光器之后的群延迟和相位延迟差异。
发明内容
本发明目的是为了解决接收端CML驱动电路或发射端激光器驱动电路采用传统去加重方式无法补偿高速信号通过背板(激光器)之后的群延迟和相位延迟差异的问题，提供了一种带有相位延迟补偿功能的高速光收发一体芯片驱动电路。
本发明所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，包括发射端驱动电路和接收端驱动电路，所述发射端驱动电路用于驱动激光器发光传递信号，所述接收端驱动电路用于优化发射端驱动电路发送至激光器的信号经由传输背板而导致的信号劣化；
在发射端驱动电路的主通道上设置长码相位超前调整电路，在接收端驱动电路的主通道上设置长码相位滞后调整电路；
所述长码相位超前调整电路包括运算放大器A0、运算放大器A1和运算放大器A2；
运算放大器A0的正相输入端口Vinp、反相输入端口Vinn用于接收外部输入电信号；
运算放大器A0的反相输出端口Von0连接运算放大器A1的正相输入端口Vinp1；
运算放大器A0的正相输出端口Vop0连接运算放大器A1的反相输入端口Vinn1；
运算放大器A1的反相输出端Von1同时连接驱动电路输出端口Von和运算放大器A2的反相输入端Vinn2；
运算放大器A1的正相输出端Vop1同时连接驱动电路输出端口Vop和运算放大器A2的正相输入端Vinp2；
运算放大器A2的反相输出端Von2连接运算放大器A0的正相输入端VFinp、运算放大器A2的正相输出端Vop2连接运算放大器A0的反相输入端VFinn；
所述长码相位滞后调整电路包括运算放大器A0、运算放大器A1和运算放大器A2；
运算放大器A0的正相输入端口Vinp、反相输入端口Vinn用于接收外部输入电信号；
运算放大器A0的反相输出端口Von0连接运算放大器A1的正相输入端口Vinp1；
运算放大器A0的正相输出端口Vop0连接运算放大器A1的反相输入端口Vinn1；
运算放大器A1的反相输出端Von1同时连接驱动电路输出端口Von和运算放大器A2的反相输入端Vinn2；
运算放大器A1的正相输出端Vop1同时连接驱动电路输出端口Vop和运算放大器A2的正相输入端Vinp2；
运算放大器A2的反相输出端Von2连接运算放大器A0的反相输入端VFinn、运算放大器A2的正相输出端Vop2连接运算放大器A0的正相输入端VFinp；或运算放大器A2的反相输出端Von2连接运算放大器A0的正相输入端VFinp、运算放大器A2的正相输出端Vop2连接运算放大器A0的反相输入端VFinn。
优选地，运算放大器A0包括双极性晶体管Q1、双极性晶体管Q2、双极性晶体管Q3、双极性晶体管Q4、电阻R1、电阻R2、电感L1、电感L2、电流源IB和电流源IB1；
双极性晶体管Q1的基极连接正相输入端口Vinp；
双极性晶体管Q2的基极连接反相输入端口Vinn；
电流源IB的阳极同时连接双极性晶体管Q1的发射极和双极性晶体管Q2的发射极；
电流源IB的阴极连接地；
双极性晶体管Q1的集电极同时连接电阻R1的一端、双极性晶体管Q3的集电极和输出端口Von0；
双极性晶体管Q2的集电极同时连接电阻R2的一端、双极性晶体管Q4的集电极和输出端口Vop0；
双极性晶体管Q3的基极连接正相输入端口VFinp；
双极性晶体管Q4的基极连接反相输入端口VFinn；
电流源IB1的阳极同时连接双极性晶体管Q3的发射极和双极性晶体管Q4的发射极；
电流源IB1的阴极连接地；
电阻R1的另一端连接电感L1的一端；
电阻R2的另一端连接电感L2的一端；
电感L1和L2的另一端同时连接电源VCC。
优选地，电流源IB和电流源IB1均为可调尾电流源，电流源IB包括电流源I0、I1、I2、…、In构成的n+1条电流分支，其中电流分支I1、I2、…、In分别由开关K1、K2、…、Kn控制投切；电流源IB1包括电流源I1、I2、…、In构成的n条电流分支，其中电流分支I1、I2、…、In分别由开关
控制投切；电流源IB和电流源IB1的投切状态互补相反；
高速信号经长码相位滞后调整电路的运算放大器A0调制后输出幅度为：
短码信号经长码相位滞后调整电路的运算放大器A0调制后输出幅度为：
其中T为1个最小码元宽度，长码信号的宽度为mT，m>1；短码信号的宽度为T；
τ为信号在反馈环路的延迟时间，即信号抵达运放大器A0的正相输入端Vinp和VFinp的时间差；
高速信号经长码相位超前调整电路的运算放大器A0调制后输出幅度为：
短码信号经长码相位超前调整电路的运算放大器A0调制后输出幅度为：
优选地，运算放大器A1包括双极性晶体管Q5、双极性晶体管Q6、电阻R5、电阻R6、电感L5、电感L6，电流源I1和延时单元Delay Cell；
输入端口Vinp1、Vinn1连接延时单元Delay Cell的输入端；
双极性晶体管Q5的基极和双极性晶体管Q6的基极连接延时单元Delay Cell的输出端；
电流源I1的阳极同时连接双极性晶体管Q5的发射极和双极性晶体管Q6的发射极；
电流源I1的阴极连接地；
双极性晶体管Q5的集电极同时连接电阻R5的一端和反相输出端口Von1；
双极性晶体管Q6的集电极同时连接电阻R6的一端和正相输出端口Vop1；
电阻R5的另一端连接电感L5的一端；
电阻R6的另一端连接电感L6的一端；
电感L5和L6的另一端同时连接电源VCC。
优选地，运算放大器A2包括双极性晶体管Q7、双极性晶体管Q8、电阻R7、电阻R8、电感L7、电感L8和电流源I2；
双极性晶体管Q7的基极连接正相输入端口Vinp2；
双极性晶体管Q8的基极连接反相输入端口Vinn2；
电流源I2的阳极同时连接双极性晶体管Q7的发射极和双极性晶体管Q8的发射极；
电流源I2的阴极连接地；
双极性晶体管Q7的集电极同时连接电阻R7的一端和反相输出端口Von2；
双极性晶体管Q8的集电极同时连接电阻R8的一端和正相输出端口Vop2；
电阻R7的另一端连接电感L7的一端；
电阻R8的另一端连接电感L8的一端；
电感L7和L8的另一端同时连接电源VCC。
优选地，接收端驱动电路还包括去加重通道1，主通道上还包括电流模逻辑CLM2，主通道上的长码相位滞后调整电路与驱动电路输出端口之间串联电流模逻辑CLM2；去加重通道1并联在主通道两端，或相位延迟调整电路的运算放大器A1与电流模逻辑CLM2两端。
优选地，发射端驱动电路还包括去加重通道3和去加重通道2，主通道上还包括电流模逻辑CLM2，主通道上的长码相位超前调整电路与驱动电路输出端口之间串联电流模逻辑CLM2；去加重通道3并联在相位延迟调整电路的运算放大器A1与电流模逻辑CLM2两端，去加重通道2并联在电流模逻辑CLM2两端。
优选地，去加重通道1由延时单元Delay Cell、运算放大器A3和电流模逻辑CLM1串联构成；
去加重通道3由运算放大器A3和电流模逻辑CLM1依次串联构成；
去加重通道2由运算放大器A4和电流模逻辑CLM3串联构成；
运算放大器A3、A4的结构与运算放大器A2相同，电流模逻辑CLM1、CLM3的结构与电流模逻辑CLM2相同。
优选地，电流模逻辑CLM2包括双极性晶体管Q13、双极性晶体管Q14和电流源ICML；
双极性晶体管Q13的基极连接输入端口Vinp5；
双极性晶体管Q14的基极连接输入端口Vinn5；
电流源ICML的阳极同时连接双极性晶体管Q13的发射极和双极性晶体管Q14的发射极；
电流源ICML的阴极连接地；
双极性晶体管Q13的集电极连接驱动电路输出端口Von；
双极性晶体管Q14的集电极连接驱动电路输出端口Vop。
优选地，接收端驱动电路或发射端驱动电路还包括谐振模块，在主通道输出端口设置谐振模块，所述谐振模块包括电阻R3、电阻R4、电感L3和电感L4，电感L3的一端和电感L4的一端同时连接电源VCC；
电感L3的另一端连接电阻R3的一端；电阻R3的另一端连接驱动电路输出端口Von；
电感L4的另一端连接电阻R4的一端；电阻R4的另一端连接驱动电路输出端口Vop。
本发明的有益效果：传统的去加重方式并不会区分长码和短码高速信号，仅补偿高速信号通过背板或者激光器之后的频率衰减，无法补偿长码和短码高速信号通过背板或者激光器之后的群延迟和相位延迟差异。
本发明发射端驱动电路和接收端驱动电路传统架构上加入相位延迟调整电路，具体的，在发射端驱动电路的主通道上设置长码相位超前调整电路，在接收端驱动电路的主通道上设置长码相位滞后调整电路，通过对不同码长的高速数据分别进行相位调整，有效补偿了高速背板、激光器的高频信号衰减，补偿了长码和短码高速信号通过背板或者激光器之后的群延迟和相位延迟差异，从而保证信号的完整性，这样在接收端就可以得到较为理想的高速信号。采用本发明驱动电路使激光器输出的光眼图变好，并已经通过了仿真结果验证。
附图说明
图1是利用去加重方式优化传输信号与未优化的对比图，其中X为数据信号在经过传输背板后劣化示意图，Y为采用传统去加重方式将输出信号优化示意图；
图2是长码相位滞后调整电路原理图；
图3是长码相位超前调整电路原理图；
图4是应用长码相位滞后调整电路的光接收通道的CML驱动电路原理图；
图5是应用长码相位超前调整电路的光发射通道的激光器驱动电路原理图；
图6是放大器A0的电路原理图；
图7是放大器A1的电路原理图；
图8是放大器A2的电路原理图；
图9是放大器A3的电路原理图；
图10是放大器A4的电路原理图；
图11是电流模逻辑CML的电路原理图；
图12是长短码相位不调整的仿真结果示意图；
图13是长码相位滞后调整电路的仿真结果示意图；
图14是增大延迟时间的长码相位滞后调整电路的仿真结果示意图；
图15是长码相位提前调整电路的仿真结果示意图；
图16是增大延迟时间的长码相位提前调整电路的仿真结果示意图；
图17是应用长码相位提前调整电路的光接收通道的CML驱动电路无相位调整仿真结果示意图；
图18是应用长码相位提前调整电路的光接收通道的CML驱动电路长码提前相位调整仿真结果示意图；
图19是应用长码相位滞后调整电路的高速激光器驱动电路无相位调整仿真结果示意图；
图20是应用长码相位滞后调整电路的高速激光器驱动电路长码相位滞后调整仿真结果示意图；
图21是应用长码相位滞后调整电路的高速激光器驱动电路增大延迟时间的长码相位滞后调整仿真结果示意图。
具体实施方式
具体实施方式一：下面结合图2～8、图12～21说明本实施方式，本实施方式所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，包括发射端驱动电路和接收端驱动电路，所述发射端驱动电路用于驱动激光器发光传递信号，所述接收端驱动电路用于优化发射端驱动电路发送至激光器的信号经由传输背板而导致的信号劣化；其特征在于：在发射端驱动电路的主通道上设置长码相位超前调整电路，在接收端驱动电路的主通道上设置长码相位滞后调整电路；
参见图3所示，所述长码相位超前调整电路包括运算放大器A0、运算放大器A1和运算放大器A2；
运算放大器A0的正相输入端口Vinp、反相输入端口Vinn用于接收外部输入电信号；
运算放大器A0的反相输出端口Von0连接运算放大器A1的正相输入端口Vinp1；
运算放大器A0的正相输出端口Vop0连接运算放大器A1的反相输入端口Vinn1；
运算放大器A1的反相输出端Von1同时连接驱动电路输出端口Von和运算放大器A2的反相输入端Vinn2；
运算放大器A1的正相输出端Vop1同时连接驱动电路输出端口Vop和运算放大器A2的正相输入端Vinp2；
运算放大器A2的反相输出端Von2连接运算放大器A0的正相输入端VFinp、运算放大器A2的正相输出端Vop2连接运算放大器A0的反相输入端VFinn；
参见图2所示，所述长码相位滞后调整电路包括运算放大器A0、运算放大器A1和运算放大器A2；
运算放大器A0的正相输入端口Vinp、反相输入端口Vinn用于接收外部输入电信号；
运算放大器A0的反相输出端口Von0连接运算放大器A1的正相输入端口Vinp1；
运算放大器A0的正相输出端口Vop0连接运算放大器A1的反相输入端口Vinn1；
运算放大器A1的反相输出端Von1同时连接驱动电路输出端口Von和运算放大器A2的反相输入端Vinn2；
运算放大器A1的正相输出端Vop1同时连接驱动电路输出端口Vop和运算放大器A2的正相输入端Vinp2；
运算放大器A2的反相输出端Von2连接运算放大器A0的反相输入端VFinn、运算放大器A2的正相输出端Vop2连接运算放大器A0的正相输入端VFinp；或运算放大器A2的反相输出端Von2连接运算放大器A0的正相输入端VFinp、运算放大器A2的正相输出端Vop2连接运算放大器A0的反相输入端VFinn。
其中A0、A1、A2的拓扑结构参见图6、7、8所示。
参见图6所示，运算放大器A0包括双极性晶体管Q1、双极性晶体管Q2、双极性晶体管Q3、双极性晶体管Q4、电阻R1、电阻R2、电感L1、电感L2、电流源IB和电流源IB1；
双极性晶体管Q1的基极连接正相输入端口Vinp；
双极性晶体管Q2的基极连接反相输入端口Vinn；
电流源IB的阳极同时连接双极性晶体管Q1的发射极和双极性晶体管Q2的发射极；
电流源IB的阴极连接地；
双极性晶体管Q1的集电极同时连接电阻R1的一端、双极性晶体管Q3的集电极和输出端口Von0；
双极性晶体管Q2的集电极同时连接电阻R2的一端、双极性晶体管Q4的集电极和输出端口Vop0；
双极性晶体管Q3的基极连接正相输入端口VFinp；
双极性晶体管Q4的基极连接反相输入端口VFinn；
电流源IB1的阳极同时连接双极性晶体管Q3的发射极和双极性晶体管Q4的发射极；
电流源IB1的阴极连接地；
电阻R1的另一端连接电感L1的一端；
电阻R2的另一端连接电感L2的一端；
电感L1和L2的另一端同时连接电源VCC。
电流源IB和电流源IB1均为可调尾电流源，电流源IB包括电流源I0、I1、I2、…、In构成的n+1条电流分支，其中电流分支I1、I2、…、In分别由开关K1、K2、…、Kn控制投切；电流源IB1包括电流源I1、I2、…、In构成的n条电流分支，其中电流分支I1、I2、…、In分别由开关
控制投切；电流源IB和电流源IB1的投切状态互补相反；
参见图7所示，运算放大器A1包括双极性晶体管Q5、双极性晶体管Q6、电阻R5、电阻R6、电感L5、电感L6，电流源I1和延时单元Delay Cell；
输入端口Vinp1、Vinn1连接延时单元Delay Cell的输入端；
双极性晶体管Q5的基极和双极性晶体管Q6的基极连接延时单元Delay Cell的输出端；
电流源I1的阳极同时连接双极性晶体管Q5的发射极和双极性晶体管Q6的发射极；
电流源I1的阴极连接地；
双极性晶体管Q5的集电极同时连接电阻R5的一端和反相输出端口Von1；
双极性晶体管Q6的集电极同时连接电阻R6的一端和正相输出端口Vop1；
电阻R5的另一端连接电感L5的一端；
电阻R6的另一端连接电感L6的一端；
电感L5和L6的另一端同时连接电源VCC。
参见图8所示，运算放大器A2包括双极性晶体管Q7、双极性晶体管Q8、电阻R7、电阻R8、电感L7、电感L8和电流源I2；
双极性晶体管Q7的基极连接正相输入端口Vinp2；
双极性晶体管Q8的基极连接反相输入端口Vinn2；
电流源I2的阳极同时连接双极性晶体管Q7的发射极和双极性晶体管Q8的发射极；
电流源I2的阴极连接地；
双极性晶体管Q7的集电极同时连接电阻R7的一端和反相输出端口Von2；
双极性晶体管Q8的集电极同时连接电阻R8的一端和正相输出端口Vop2；
电阻R7的另一端连接电感L7的一端；
电阻R8的另一端连接电感L8的一端；
电感L7和L8的另一端同时连接电源VCC。
图2所示的长码相位滞后调整电路和图3所示的长码相位超前调整电路在配合CML电路模块后实现光接收通道的CML驱动电路和光发射通道的激光器驱动电路。。
图2所示的长码相位滞后调整电路的工作原理：长码相位滞后调整电路是一个反馈回路，包括运算放大器A0、A1和A2。运算放大器A0如图6所示，包含两个可调的尾电流源IB和IB1，其中电流源IB的大小可以表达为：I0+K1I1+K2I2+...+KnIn，电流源IB1的大小可以表达为：
电流源IB、IB1内的电流分支I1、I2、…。开关Kn和
成互补相反的状态，即一组开启另一组关闭。例如IB中的I1、I2、…In开启，那么IB1中的I1、I2、…In会被关闭。电感L1和L2加入到电路中，引入零点提升电路带宽。放大器A1和A2即能提升信号带宽又能调整信号的延迟时间。合理设计运算放大器A1和A1的内部器件参数，使得信号在反馈环路的延迟时间为τ，T<τ<2T，即放大器A0两个正相输入端(Vinp和VFinp)的信号同相，但抵达时间相差τ。
其中T为1个最小码元宽度，如25Gbps的最小码元宽度为40ps，那么长码信号(长码的宽度T1＝m×T，m>1)在经过放大器A0后输出幅度为
而短码(短码宽度＝m×T,m＝1)输出幅度为
图2给出了K1,K2…Kn为0时，放大器A0的输出波形，其短码输出幅度为2I0×R1-2(I1+I2+…In)×R1。因为长码比短码的幅度大，因此长码的上升和下降时间比短码长，相应地，如图2所示，和短码相比，长码的相位被滞后。通过控制开关K1,K2…Kn的开关和闭合，可以调整长码和短码之间的相位差距。相位差距在信号眼图上的表现形式为交叉点的抖动，长短码的相位差Dj1＝0，因此该部分电路能够补偿高速数据经过传输背板后的眼图抖动。
图12、图13和图14给出了n＝2时的仿真结果。当IB＝I0+I1+I2，IB1＝0时，其仿真结果如图12所示，长码和短码的幅值相等，因此，在过零点时，长码和短码信号会交叉在一起，即长码的相位没有提前或者滞后，但是这种眼图在经过传输背板后会大大劣化，导致接收端难以恢复。
当IB＝I0+I2，IB1＝I1时，其仿真结果如图13所示，长码的幅度会大于短码幅度，因此长码相对短码相位被滞后；即长短码的相位差Dj2≠0。
当IB＝I0，IB1＝I1+I2时，其仿真结果如图14所示，长码和短码之间的相位差进一步增加，即长短码的相位差Dj3>Dj2≠0，。图12、图13和图14的仿真结果表明，调整放大器A0的尾电流的控制开关K1,K2…Kn可是实现其相位差大小的调整。
图3所示的长码相位超前调整电路的工作原理：其工作原理与长码相位滞后调整电路类似，长码(长码的宽度T1＝m×T，m>1)经过放大器A0后输出幅度为
而短码(短码宽度＝m×T,m＝1)输出幅度为
图15和图16给出了n＝2时的仿真结果，当IB＝I0+I2，IB1＝I1时，其仿真结果如图15所示，长码的幅值会小于短码幅值，因此长码相对短码相位被提前，即长短码的相位差Dj4≠0；当IB＝I0，IB1＝I1+I2时，其仿真结果如图16所示，长码和短码之间的相位差进一步增加，即长短码的相位差Dj5>Dj4≠0。
具体实施方式二：下面结合图5～11说明本实施方式，本实施方式对实施方式一作进一步说明，在传统去加重技术的基础上融合实施方式一所述的相位延迟补偿电路形成的驱动电路的效果会更好。所述相位延迟补偿电路分两种：长码相位滞后调整电路、长码相位超前调整电路。
本实施方式中给出了四个实施例。
实施例一、参见图4所示，应用长码相位滞后调整电路的光接收通道的CML驱动电路，为接收端驱动电路，主通道由长码相位滞后调整电路和电流模逻辑CLM2串联，在主通道两端并联设置去加重通道1，去加重通道1由延时单元Delay Cell、运算放大器A3和电流模逻辑CLM1依次串联构成。
具体结构为：应用长码相位滞后调整电路的光接收通道的CML驱动电路包括运算放大器A0、运算放大器A1、运算放大器A2、运算放大器A3、电流摸逻辑CML1、电流摸逻辑CML2、电阻R3、电阻R4、电感L3、电感L4和延时单元Delay Cell；
运算放大器A0的正相输入端口Vinp、反相输入端口Vinn用于接收外部输入电信号；
同时，运算放大器A0的正相输入端口Vinp、反相输入端口Vinn连接延时单元DelayCell的输入端；
延时单元Delay Cell的一输出端连接运算放大器A3的正相输入端Vinp3；
延时单元Delay Cell的一输出端连接运算放大器A3的反相输入端Vinn3；
运算放大器A3的反相输出端Von3连接电流模逻辑CML1的正相输入端Vinp6；
运算放大器A3的正相输出端Vop3连接电流模逻辑CML1的反相输入端Vinn6；
电流模逻辑CML1的反相输出端Von6同时连接电流模逻辑CML2的反相输出端Von5、电阻R3的一端和驱动电路反相输出端口Von；
电流模逻辑CML1的正相输出端Vop6同时连接电流模逻辑CML2的正相输出端Vop5、电阻R4的一端和驱动电路正相输出端口Vop；
运算放大器A0的反相输出端口Von0连接运算放大器A1的正相输入端口Vinp1；
运算放大器A0的正相输出端口Vop0连接运算放大器A1的反相输入端口Vinn1；
运算放大器A1的反相输出端Von1同时连接电流模逻辑CML2的正相输入端Vinp5和运算放大器A2的反相输入端Vinn2；
运算放大器A1的正相输出端Vop1同时连接电流模逻辑CML2的反相输入端Vinn5和运算放大器A2的正相输入端Vinp2；
运算放大器A2的反相输出端Von2连接运算放大器A0的反相输入VFinn。
运算放大器A2的正相输出端Vop2连接运算放大器A0的正相输入VFinp。
电感L3的一端连接电源VCC；
电感L4的一端连接电源VCC；
电感L3的另一端连接电阻R3的另一端；
电感L4的另一端连接电阻R4的另一端。
实施例二、在实施例一的基础上增加在谐振模块，所述谐振模块设置在主通道输出端口，所述谐振模块包括电阻R3、电阻R4、电感L3和电感L4，电感L3的一端和电感L4的一端同时连接电源VCC；
电感L3的另一端连接电阻R3的一端；电阻R3的另一端连接驱动电路输出端口Von；
电感L4的另一端连接电阻R4的一端；电阻R4的另一端连接驱动电路输出端口Vop。
实施例三、参见图5所示，应用长码相位超前调整电路的光发射通道的激光器驱动电路，为发射端驱动电路，包括去加重通道3和去加重通道2，主通道上包括电流模逻辑CLM2，主通道上的长码相位超前调整电路与驱动电路输出端口之间串联电流模逻辑CLM2；去加重通道3并联在相位延迟调整电路的运算放大器A1与电流模逻辑CLM2两端，去加重通道2并联在电流模逻辑CLM2两端。
具体结构为：应用长码相位超前调整电路的光发射通道的激光器驱动电路包括运算放大器A0、运算放大器A1、运算放大器A2、运算放大器A3、运算放大器A4、电流摸逻辑CML1、电流摸逻辑CML2、电流摸逻辑CML3、电阻R3、电阻R4、电感L3和电感L4；
运算放大器A0的正相输入端口Vinp、反相输入端口Vinn用于接收外部输入电信号；
运算放大器A3的反相输出端Von3连接电流模逻辑CML1的反相输入端Vinn6；
运算放大器A3的正相输出端Vop3连接电流模逻辑CML1的正相输入端Vinp6；
电流模逻辑CML1的反相输出端Von6同时连接电流模逻辑CML2的反相输出端Von5、电阻R3的一端和驱动电路反相输出端口Von；
电流模逻辑CML1的正相输出端Vop6同时连接电流模逻辑CML2的正相输出端Vop5、电阻R4的一端和驱动电路正相输出端口Vop；
运算放大器A0的反相输出端口Von0同时连接运算放大器A1的正相输入端口Vinp1、运算放大器A3的正相输入端Vinp3；
运算放大器A0的正相输出端口Vop0同时连接运算放大器A1的反相输入端口Vinn1、运算放大器A3的反相输入端Vinn3；
运算放大器A1的反相输出端Von1同时连接电流模逻辑CML2的正相输入端Vinp5和运算放大器A2的反相输入端Vinn2；
运算放大器A1的正相输出端Vop1同时连接电流模逻辑CML2的反相输入端Vinn5和运算放大器A2的正相输入端Vinp2；
运算放大器A2的反相输出端Von2连接运算放大器A0的正相输入VFinp。
运算放大器A2的正相输出端Vop2连接运算放大器A0的反相输入VFinn。
电感L3的一端连接电源VCC；
电感L4的一端连接电源VCC；
电感L3的另一端连接电阻R3的一端；电阻R3的另一端连接驱动电路反相输出端口Von；
电感L4的另一端连接电阻R4的一端；电阻R4的另一端连接驱动电路正相输出端口Vop；
运算放大器A4的正相输入端Vinp4连接运算放大器A1的反相输出端Von1；
运算放大器A4的反相输入端Vinn4连接运算放大器A1的正相输出端Vop1；
运算放大器A4的反相输出端Von4连接电流模逻辑CML3的正相输入端Vinp7；
运算放大器A4的正相输出端Vop4连接电流模逻辑CML3的反相输入端Vinn7；
电流模逻辑CML3的反相输出端Von7连接驱动电路反相输出端口Von；
电流模逻辑CML3的正相输出端Vop7连接驱动电路正相输出端口Vop。
运算放大器A3、A4的结构与运算放大器A2相同，电流模逻辑CLM1、CLM3的结构与电流模逻辑CLM2相同。
实施例四、在实施例三的基础上增加在谐振模块，所述谐振模块设置在主通道输出端口，所述谐振模块包括电阻R3、电阻R4、电感L3和电感L4，电感L3的一端和电感L4的一端同时连接电源VCC；
电感L3的另一端连接电阻R3的一端；电阻R3的另一端连接驱动电路输出端口Von；
电感L4的另一端连接电阻R4的一端；电阻R4的另一端连接驱动电路输出端口Vop。
参见图9所示，运算放大器A3包括双极性晶体管Q9、双极性晶体管Q10、电阻R9、电阻R10、电感L9、电感L10，电流源I3；
双极性晶体管Q9的基极连接输入端口Vinp3；
双极性晶体管Q10的基极连接输入端口Vinn3；
电流源I3的阳极同时连接双极性晶体管Q9的发射极、双极性晶体管Q10的发射极；
电流源I3的阴极连接地；
双极性晶体管Q9的集电极同时连接，电阻R9的一端、输出端口Von3；
双极性晶体管Q10的集电极同时连接，电阻R10的一端、输出端口Vop3；
电阻R9的另一端连接电感L9；
电阻R10的另一端连接电感L10；
电感L9和L10的另一端同时连接电源VCC。
参见图10所示，运算放大器A4包括双极性晶体管Q11、双极性晶体管Q12、电阻R11、电阻R12、电感L11、电感L12，电流源I4；
双极性晶体管Q11的基极连接输入端口Vinp4；
双极性晶体管Q12的基极连接输入端口Vinn4；
电流源I4的阳极同时连接双极性晶体管Q11的发射极、双极性晶体管Q12的发射极；
电流源I4的阴极连接地；
双极性晶体管Q11的集电极同时连接，电阻R11的一端、输出端口Von4；
双极性晶体管Q12的集电极同时连接，电阻R12的一端、输出端口Vop4；
电阻R11的另一端连接电感L11；
电阻R12的另一端连接电感L12；
电感L11和L12的另一端同时连接电源VCC。
参见图11所示，电流模逻辑CLM2包括双极性晶体管Q13、双极性晶体管Q14和电流源ICML；
双极性晶体管Q13的基极连接输入端口Vinp5；
双极性晶体管Q14的基极连接输入端口Vinn5；
电流源ICML的阳极同时连接双极性晶体管Q13的发射极和双极性晶体管Q14的发射极；
电流源ICML的阴极连接地；
双极性晶体管Q13的集电极连接驱动电路输出端口Von；
双极性晶体管Q14的集电极连接驱动电路输出端口Vop。
Claims (10)
1.带有相位延迟补偿功能的高速光收发一体芯片驱动电路，包括发射端驱动电路和接收端驱动电路，所述发射端驱动电路用于驱动激光器发光传递信号，所述接收端驱动电路用于优化发射端驱动电路发送至激光器的信号经由传输背板而导致的信号劣化；其特征在于：在发射端驱动电路的主通道上设置长码相位超前调整电路，在接收端驱动电路的主通道上设置长码相位滞后调整电路；
所述长码相位超前调整电路包括运算放大器A0、运算放大器A1和运算放大器A2；
运算放大器A0的正相输入端口Vinp、反相输入端口Vinn用于接收外部输入电信号；
运算放大器A0的反相输出端口Von0连接运算放大器A1的正相输入端口Vinp1；
运算放大器A0的正相输出端口Vop0连接运算放大器A1的反相输入端口Vinn1；
运算放大器A1的反相输出端Von1同时连接驱动电路输出端口Von和运算放大器A2的反相输入端Vinn2；
运算放大器A1的正相输出端Vop1同时连接驱动电路输出端口Vop和运算放大器A2的正相输入端Vinp2；
运算放大器A2的反相输出端Von2连接运算放大器A0的正相输入端VFinp、运算放大器A2的正相输出端Vop2连接运算放大器A0的反相输入端VFinn；
所述长码相位滞后调整电路包括运算放大器A0、运算放大器A1和运算放大器A2；
运算放大器A0的正相输入端口Vinp、反相输入端口Vinn用于接收外部输入电信号；
运算放大器A0的反相输出端口Von0连接运算放大器A1的正相输入端口Vinp1；
运算放大器A0的正相输出端口Vop0连接运算放大器A1的反相输入端口Vinn1；
运算放大器A1的反相输出端Von1同时连接驱动电路输出端口Von和运算放大器A2的反相输入端Vinn2；
运算放大器A1的正相输出端Vop1同时连接驱动电路输出端口Vop和运算放大器A2的正相输入端Vinp2；
运算放大器A2的反相输出端Von2连接运算放大器A0的反相输入端VFinn、运算放大器A2的正相输出端Vop2连接运算放大器A0的正相输入端VFinp；或运算放大器A2的反相输出端Von2连接运算放大器A0的正相输入端VFinp、运算放大器A2的正相输出端Vop2连接运算放大器A0的反相输入端VFinn。
2.根据权利要求1所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，其特征在于，运算放大器A0包括双极性晶体管Q1、双极性晶体管Q2、双极性晶体管Q3、双极性晶体管Q4、电阻R1、电阻R2、电感L1、电感L2、电流源IB和电流源IB1；
双极性晶体管Q1的基极连接正相输入端口Vinp；
双极性晶体管Q2的基极连接反相输入端口Vinn；
电流源IB的阳极同时连接双极性晶体管Q1的发射极和双极性晶体管Q2的发射极；
电流源IB的阴极连接地；
双极性晶体管Q1的集电极同时连接电阻R1的一端、双极性晶体管Q3的集电极和输出端口Von0；
双极性晶体管Q2的集电极同时连接电阻R2的一端、双极性晶体管Q4的集电极和输出端口Vop0；
双极性晶体管Q3的基极连接正相输入端口VFinp；
双极性晶体管Q4的基极连接反相输入端口VFinn；
电流源IB1的阳极同时连接双极性晶体管Q3的发射极和双极性晶体管Q4的发射极；
电流源IB1的阴极连接地；
电阻R1的另一端连接电感L1的一端；
电阻R2的另一端连接电感L2的一端；
电感L1和L2的另一端同时连接电源VCC。
3.根据权利要求2所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，其特征在于，电流源IB和电流源IB1均为可调尾电流源，电流源IB包括电流源I0、I1、I2、…、In构成的n+1条电流分支，其中电流分支I1、I2、…、In分别由开关K1、K2、…、Kn控制投切；电流源IB1包括电流源I1、I2、…、In构成的n条电流分支，其中电流分支I1、I2、…、In分别由开关
控制投切；电流源IB和电流源IB1的投切状态互补相反；
高速信号经长码相位滞后调整电路的运算放大器A0调制后输出幅度为：
短码信号经长码相位滞后调整电路的运算放大器A0调制后输出幅度为：
其中T为1个最小码元宽度，长码信号的宽度为mT，m>1；短码信号的宽度为T；
τ为信号在反馈环路的延迟时间，即信号抵达运放大器A0的正相输入端Vinp和VFinp的时间差；
高速信号经长码相位超前调整电路的运算放大器A0调制后输出幅度为：
短码信号经长码相位超前调整电路的运算放大器A0调制后输出幅度为：
4.根据权利要求1所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，其特征在于，运算放大器A1包括双极性晶体管Q5、双极性晶体管Q6、电阻R5、电阻R6、电感L5、电感L6，电流源I1和延时单元Delay Cell；
输入端口Vinp1、Vinn1连接延时单元Delay Cell的输入端；
双极性晶体管Q5的基极和双极性晶体管Q6的基极连接延时单元Delay Cell的输出端；
电流源I1的阳极同时连接双极性晶体管Q5的发射极和双极性晶体管Q6的发射极；
电流源I1的阴极连接地；
双极性晶体管Q5的集电极同时连接电阻R5的一端和反相输出端口Von1；
双极性晶体管Q6的集电极同时连接电阻R6的一端和正相输出端口Vop1；
电阻R5的另一端连接电感L5的一端；
电阻R6的另一端连接电感L6的一端；
电感L5和L6的另一端同时连接电源VCC。
5.根据权利要求1所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，其特征在于，运算放大器A2包括双极性晶体管Q7、双极性晶体管Q8、电阻R7、电阻R8、电感L7、电感L8和电流源I2；
双极性晶体管Q7的基极连接正相输入端口Vinp2；
双极性晶体管Q8的基极连接反相输入端口Vinn2；
电流源I2的阳极同时连接双极性晶体管Q7的发射极和双极性晶体管Q8的发射极；
电流源I2的阴极连接地；
双极性晶体管Q7的集电极同时连接电阻R7的一端和反相输出端口Von2；
双极性晶体管Q8的集电极同时连接电阻R8的一端和正相输出端口Vop2；
电阻R7的另一端连接电感L7的一端；
电阻R8的另一端连接电感L8的一端；
电感L7和L8的另一端同时连接电源VCC。
6.根据权利要求1所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，其特征在于，接收端驱动电路还包括去加重通道1，主通道上还包括电流模逻辑CLM2，主通道上的长码相位滞后调整电路与驱动电路输出端口之间串联电流模逻辑CLM2；去加重通道1并联在主通道两端，或相位延迟调整电路的运算放大器A1与电流模逻辑CLM2两端。
7.根据权利要求6所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，其特征在于，发射端驱动电路还包括去加重通道3和去加重通道2，主通道上还包括电流模逻辑CLM2，主通道上的长码相位超前调整电路与驱动电路输出端口之间串联电流模逻辑CLM2；去加重通道3并联在相位延迟调整电路的运算放大器A1与电流模逻辑CLM2两端，去加重通道2并联在电流模逻辑CLM2两端。
8.根据权利要求6所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，其特征在于，去加重通道1由延时单元Delay Cell、运算放大器A3和电流模逻辑CLM1串联构成；
去加重通道3由运算放大器A3和电流模逻辑CLM1依次串联构成；
去加重通道2由运算放大器A4和电流模逻辑CLM3串联构成；
运算放大器A3、A4的结构与运算放大器A2相同，电流模逻辑CLM1、CLM3的结构与电流模逻辑CLM2相同。
9.根据权利要求8所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，其特征在于，电流模逻辑CLM2包括双极性晶体管Q13、双极性晶体管Q14和电流源ICML；
双极性晶体管Q13的基极连接输入端口Vinp5；
双极性晶体管Q14的基极连接输入端口Vinn5；
电流源ICML的阳极同时连接双极性晶体管Q13的发射极和双极性晶体管Q14的发射极；
电流源ICML的阴极连接地；
双极性晶体管Q13的集电极连接驱动电路输出端口Von；
双极性晶体管Q14的集电极连接驱动电路输出端口Vop。
10.根据权利要求6、7或8所述带有相位延迟补偿功能的高速光收发一体芯片驱动电路，其特征在于，接收端驱动电路或发射端驱动电路还包括谐振模块，在主通道输出端口设置谐振模块，所述谐振模块包括电阻R3、电阻R4、电感L3和电感L4，电感L3的一端和电感L4的一端同时连接电源VCC；
电感L3的另一端连接电阻R3的一端；电阻R3的另一端连接驱动电路输出端口Von；
电感L4的另一端连接电阻R4的一端；电阻R4的另一端连接驱动电路输出端口Vop。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011510825.XA CN112615676B (zh) | 2020-12-18 | 2020-12-18 | 带有相位延迟补偿功能的高速光收发一体芯片驱动电路 |
| PCT/CN2021/073228 WO2022126829A1 (zh) | 2020-12-18 | 2021-01-22 | 带有相位延迟补偿功能的高速光收发一体芯片驱动电路 |
| US17/621,209 US11695480B2 (en) | 2020-12-18 | 2021-01-22 | High-speed optical transceiver integrated chip drive circuit with phase delay compensation function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011510825.XA CN112615676B (zh) | 2020-12-18 | 2020-12-18 | 带有相位延迟补偿功能的高速光收发一体芯片驱动电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112615676A true CN112615676A (zh) | 2021-04-06 |
| CN112615676B CN112615676B (zh) | 2021-10-01 |
Family
ID=75241119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011510825.XA Active CN112615676B (zh) | 2020-12-18 | 2020-12-18 | 带有相位延迟补偿功能的高速光收发一体芯片驱动电路 |
Country Status (3)
| Country | Link |
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| US (1) | US11695480B2 (zh) |
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- 2020-12-18 CN CN202011510825.XA patent/CN112615676B/zh active Active
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- 2021-01-22 US US17/621,209 patent/US11695480B2/en active Active
- 2021-01-22 WO PCT/CN2021/073228 patent/WO2022126829A1/zh active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| CN112615676B (zh) | 2021-10-01 |
| US11695480B2 (en) | 2023-07-04 |
| US20220399941A1 (en) | 2022-12-15 |
| WO2022126829A1 (zh) | 2022-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |