CN112602064A - 用于减少串扰的发射故障反馈方案 - Google Patents

Abstract

描述用于与存储器装置相关联的发射故障反馈的系统、设备和方法。存储器装置可检测所接收数据中的错误，且当检测到时发射所述错误的指示。所述存储器装置可从控制器接收数据和所述数据的校验和信息。所述存储器装置可生成所述所接收数据的校验和且可检测发射错误。所述存储器装置可将检测到的错误的指示发射到所述控制器，且可使用不同于错误检测码EDC线的线路发射所述指示。低速跟踪时钟信号也可由所述存储器装置经由不同于所述EDC线的线路发射。所述存储器装置可将所生成校验和发射到所述控制器，且将时间偏移施加到经由所述EDC线传信的所述校验和。

Description

用于减少串扰的发射故障反馈方案

交叉参考

本专利申请要求迈尔(Mayer)等在2019年8月12日提交的标题为“用于减少串扰的发射故障反馈方案(TRANSMISSION FAILURE FEEDBACK SCHEMES FOR REDUCINGCROSSTALK)”的第16/538,537号美国专利申请以及Mayer等在2018年8月21日提交的标题为“用于减少串扰的发射故障反馈方案(TRANSMISSION FAILURE FEEDBACK SCHEMES FORREDUCING CROSSTALK)”的第62/720,385号美国临时专利申请的优先权，所述文献中的每一个转让给本受让人且以全文引用的方式明确地并入本文中。

背景技术

下文大体上涉及一种包含至少一个存储器装置的系统，且更确切地说涉及用于减少串扰的发射故障反馈方案。

存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置可存储两个状态中的一个，常常由逻辑1或逻辑0表示。在其它装置中，可存储两个以上状态。为了存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一个存储状态。为了存储信息，装置的组件可写入或编程存储器装置中的状态。

存在不同类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性的或非易失性的。例如FeRAM等非易失性存储器可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。易失性存储器装置(例如，DRAM)除非被外部电源周期性地刷新，否则可能随时间推移而丢失其存储状态。

存储器装置可包含用于与系统内的其它装置(例如，控制器)进行信息通信的各种信道。举例来说，存储器装置可使用一或多个信道来发射和/或接收来自控制器的数据，但可能需要用于错误检测和其它功能的控制器和存储器装置之间的改进的信令。

附图说明

图1示出根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的系统的实例。

图2展示根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的装置的框图。

图3示出根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的系统的实例。

图4示出根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的系统的实例。

图5示出根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的系统中的过程流程。

图6到9示出根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的一或多种方法。

具体实施方式

存储器装置可经由一或多个信道与另一装置(例如，控制器或主机装置，比如图形处理单元(GPU)、通用GPU(GPGPU)、中央处理单元(CPU))通信。此些信道(例如，对应于导电线)可将存储器装置的引脚与其它装置的引脚耦合。举例来说，这些信道可将存储器装置的数据(DQ)引脚与其它装置的相应引脚耦合，且可经由一或多个数据线在存储器装置和其它装置之间传送数据。如此，这些数据线可用于接收待写入到存储器装置处的存储器单元阵列的数据(例如，用于写入操作)，且用于将数据从存储器装置发射到其它装置(例如，用于读取操作)。

在某些情况下，错误检测码(EDC)线可实现从存储器装置发射不同类型的信息。举例来说，EDC线可用于发射关于在写入操作期间从控制器接收的数据的错误检测信息(例如，校验和)。在此些情况下，在接收待写入到存储器单元阵列的数据后，存储器装置可生成从所接收数据导出的且用于识别发射错误的校验和。此校验和可经由EDC线发射回到控制器，且控制器可接着将从存储器装置接收的校验和与所发射数据的校验和信息(例如，在发射之前是控制器已知的)和从存储器装置接收的校验和进行比较。基于相应校验和的比较，控制器可确定存储器装置处接收的数据是否具有错误，且可在检测到错误的情况下重传数据。在其它实例中，存储器装置可使用EDC线发射其它类型的信号(例如，表示存储器装置的定时的时钟信号、保持器型式)。

然而，经由EDC线发射的信息可能导致对数据信道上发射的一或多个信号的干扰。举例来说，EDC线可位于一或多个数据线附近(例如，邻近于一或多个数据线)，且数据发射可能受来自EDC线上发射的或与EDC线相关的各种信号的串扰影响。此串扰可能经由将EDC信号耦合(例如，电容耦合)到一或多个数据线上发送的数据而对数据线上接收的数据产生非所要的影响。因此，所接收数据中的错误增加可能导致更频繁地重写数据，因此将低效率和时延引入到系统和其操作中。

如本文所描述，各种技术可以允许来自存储器装置的信息反馈到另一装置(例如，控制器)，同时减少或消除串扰。举例来说，发射错误信息(例如，指示已针对所接收数据检测到错误的信息)可在数据中检测到错误时从存储器装置发射，因此减小逆着所接收数据(例如，在所接收数据的相反方向中)发射信令的频率。在某些情况下，发射错误信息可在不同于EDC线的线路(例如，远离数据线定位的线路)上发送以减少或消除到数据线上的串扰。

可在存储器装置处通过将从另一装置(例如，发射数据的控制器)接收的校验和信息与由存储器装置生成的校验和进行比较来确定发射错误信息。基于所述比较，存储器装置可识别所接收数据中的错误，且继而按需要发射所述发射错误信息(例如，使用一个位发送的二进制指示)。存储器装置还可使用不同于EDC线的线路(其可与用于发射所述发射错误信息的线路相同或不同)将时钟信号(例如，低速跟踪时钟)发射到其它装置。因此，EDC线可不用于在存储器装置处接收数据时发射来自存储器装置的信息，借此减少来自EDC线上发送的信令的串扰。

另外或替代地，延迟或定时偏移可引入到由存储器装置在EDC线上发送的信令，这可同样能够减少或消除串扰。举例来说，当经由EDC线将生成的校验和发射到控制器时，可微调偏移可施加到校验和发射的定时。通过使EDC线上发射的信号在时间上移位，可经由连贯引入的延迟减少或消除串扰，所述延迟减少来自存储器装置处接收的数据上的EDC信令的串扰。在某些情况下，可从确定的偏移集合选择(例如，在加电时)定时偏移，其中所确定的偏移可基于存储器装置的一或多个操作条件。

下文在图1的上下文中的示例性存储器系统层级处描述本公开的特征，且相对于图2的上下文中的示例性存储器装置进一步描述本公开的特征。接着在图3到5的上下文中描述用于发射错误反馈的系统和技术的特定实例。进一步通过图7和8的流程图示出且参考图7和8的流程图描述涉及用于减少串扰的发射故障反馈方案的本公开的这些和其它特征。

图1示出根据本文所公开的实例包含支持用于减少串扰的发射故障反馈方案的装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110和耦合外部存储器控制器105与存储器装置110的多个信道115。系统100可包含一或多个存储器装置，但为易于描述，所述一或多个存储器装置可被描述为单个存储器装置110。

系统100可包含电子装置的方面，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可以是便携式电子装置的实例。系统100可以是计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置等的实例。存储器装置110可以是被配置成存储系统100的一或多个其它组件的数据的系统组件。在一些实例中，系统100被配置成用于使用基站或接入点与其它系统或装置进行双向无线通信。在一些实例中，系统100能够进行机器类型通信(machine-type communication，MTC)、机器对机器(machine-to-machine，M2M)通信或装置对装置(device-to-device，D2D)通信。

系统100的至少部分可以是主机装置的实例。这类主机装置可为使用存储器来执行过程的装置的实例，所述装置例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、笔记本电脑、平板电脑、智能电话、蜂窝电话、可穿戴装置、因特网连接装置、某一其它固定或便携式电子装置等。在一些情况下，主机装置可指实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情况下，外部存储器控制器105可称为主机或主机装置。在一些实例中，系统100是图形卡。

在一些情况下，存储器装置110可以是独立的装置或组件，其被配置成与系统100的其它组件通信，并提供系统100可能使用或参考的物理存储器地址/空间。在一些实例中，存储器装置110可为可配置的以与至少一或多个不同类型的系统100一起工作。系统100的组件与存储器装置110之间的信令可为可操作的以支持用以调制信号的调制方案、用于传送信号的不同引脚设计、系统100和存储器装置110的不同封装、系统100与存储器装置110之间的时钟信令和同步、时序惯例，及/或其它因素。

存储器装置110可支持用于在发射或接收信息时减少串扰的技术。作为实例，且如下文进一步详细描述，存储器装置110可配置有信道(例如，专用信道)以用于时钟信号和/或所接收数据的错误指示。在某些情况下，所述信道可不同于EDC信道(例如，用于传送EDC信息的信道)。此外，存储器装置110可被配置成检测待写入到存储器单元阵列的数据中的错误，其中错误检测可基于从发射了数据的装置(例如，外部存储器控制器105)接收的信息(例如，校验和信息)。在一些实例中，存储器装置110还可以被配置成在经由EDC信道发送的信令中引入定时偏移。

存储器装置110可被配置成存储系统100的组件的数据。在某些情况下，存储器装置110可充当系统100的从属型装置(例如，响应于且执行由系统100经由外部存储器控制器105提供的命令)。此些命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含两个或两个以上支持用于数据存储的所要或指定容量的存储器裸片160(例如，存储器芯片)。包含两个或更多个存储器裸片的存储器装置110可被称作多裸片存储器或封装(也被称作多芯片存储器或封装)。

系统100可以进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130和输入/输出(I/O)控制器135。系统100的组件可使用总线140彼此耦合或成电子连通。

处理器120可被配置成控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。在此些情况下，处理器120可以是CPU、GPU、GPGPU或芯片上系统(SoC)的实例，以及其它实例。

BIOS组件125可以是包含作为固件操作的BIOS的软件组件，其可初始化并运行系统100的各种硬件组件。BIOS组件125还可管理处理器120与系统100的各种组件之间的数据流，所述各种组件例如是外围组件130、I/O控制器135等。BIOS组件125可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。

外围组件125可以是任何输入装置或输出装置，或用于此类装置的接口，其可集成到系统100中或与系统100集成。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围卡槽(例如，外围组件互连(PCI)或加速图形端口(AGP)槽)。外围组件125可为所属领域的技术人员理解为外围设备的其它组件。

I/O控制器135可管理处理器120与外围组件13、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理未集成到系统100中或未与系统100集成在一起的外围设备。在某些情况下，I/O控制器135可表示到外部外围组件的物理连接或端口。

输入145可表示在系统100外部并且可将信息、信号或数据提供到系统100或其组件的装置或信号。这可包含用户接口或与其它装置的接口或在其它装置之间的接口。在一些情况下，输入145可为经由一或多个外围组件130与系统100介接的外围设备，或可由I/O控制器135管理。

输出150可表示在系统100外部的装置或信号，其被配置成从系统100或其组件中的任一个接收输出。输出150的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等。在一些情况下，输出150可为经由一或多个外围组件130与系统100介接的外围设备，或可由I/O控制器135管理。

系统100的组件可由经设计以实行其功能的通用或专用电路系统组成。这可包含被配置成实行本文中所描述的功能的各种电路元件，例如，导线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。在某些情况下，存储器装置可包含一或多个比较器，其可耦合到装置(例如，外部存储器控制器105或存储器装置110)或包含在所述装置中且由所述装置使用以比较错误检测信息(例如，校验和)来识别系统100内传送的数据中的错误。

存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b和/或本地存储器控制器165-N)和存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b和/或存储器阵列170-N)。存储器阵列170可以是存储器单元的集合(例如，网格)，其中每一存储器单元被配置成存储数字数据的至少一个位。参考图2进一步描述存储器阵列170和/或存储器单元的特征。

存储器装置110可为二维(2D)存储器单元阵列的实例，或可为三维(3D)存储器单元阵列的实例。例如，2D存储器装置可以包含单个存储器裸片160。3D存储器装置可包含两个或两个以上存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b和/或任何数量的存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可堆叠在彼此之上。在一些情况下，3D存储器装置中的存储器裸片160-N可称为层面、层级、层或裸片。3D存储器装置可包含任何数量的堆叠存储器裸片160-N(例如，二连、三连、四连、五连、六连、七连、八连)。这相比于单个2D存储器装置可增加可定位于衬底上的存储器单元的数量，进而可减少生产成本，提高存储器阵列的性能，或这两者。在一些3D存储器装置中，不同层面可共享至少一个共同存取线，使得一些层面可共享字线、数字线及/或板线中的至少一个。

装置存储器控制器155可包含被配置成控制存储器装置110的操作的电路或组件。如此，装置存储器控制器155可包含使存储器装置110能够执行命令的硬件、固件和软件，且可被配置成接收、发射或执行关于存储器装置110的命令、数据或控制信息。装置存储器控制器155可被配置成与外部存储器控制器105、所述一或多个存储器裸片160或处理器120通信。在一些情况下，存储器装置110可从外部存储器控制器105接收数据及/或命令。

举例来说，存储器装置110可接收指示存储器装置110将代表系统100的组件(例如，处理器120)存储特定数据的写入命令，或指示存储器装置110将把存储于存储器裸片160中的特定数据提供到系统100的组件(例如，处理器120)的读取命令。在一些情况下，装置存储器控制器155可与存储器裸片160的本地存储器控制器165结合控制本文所描述的存储器装置110的操作。装置存储器控制器155和/或本地存储器控制器165中包含的组件的实例可包含用于对从外部存储器控制器105接收的信号进行解调的接收器、用于调制和发射信号到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等。

本地存储器控制器165(例如，在存储器裸片160的本地)可被配置成控制存储器裸片160的操作。而且，本地存储器控制器165可被配置成与装置存储器控制器155通信(例如，接收和发射数据和/或命令)。本地存储器控制器165可支持装置存储器控制器155控制如本文中所描述的存储器装置110的操作。在一些情况下，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文所描述的各种功能。因而，本地存储器控制器165可被配置成与装置存储器控制器155通信，与其它本地存储器控制器165通信，或直接与外部存储器控制器105或处理器120通信。

外部存储器控制器105可被配置成实现系统100的组件(例如，处理器120)和存储器装置110之间的信息、数据和/或命令的传送。外部存储器控制器105可以充当系统100的组件与存储器装置110之间的联络者，使得系统100的组件可不需要知道存储器装置的操作细节。系统100的组件可以向外部存储器控制器105呈现外部存储器控制器105满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可转换或转译在系统100的组件与存储器装置110之间交换的通信。在一些情况下，外部存储器控制器105可包含生成共同(源)系统时钟信号的系统时钟。在一些情况下，外部存储器控制器105可以包含生成共同(源)数据时钟信号的共同数据时钟。

在某些情况下，外部存储器控制器105或系统100的其它组件或本文中所描述的其功能可由处理器120实施。举例来说，外部存储器控制器105可以是由处理器120或系统100的其它组件实施的硬件、固件或软件或其某一组合。虽然将外部存储器控制器105描绘为在存储器装置110外部，但在一些情况下，外部存储器控制器105或本文描述的其功能可以由存储器装置110实施。例如，外部存储器控制器105可以是由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或其某一组合。

在一些情况下，外部存储器控制器105可以跨越处理器120和存储器装置110分布，使得外部存储器控制器105的部分由处理器120实施，且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样，在一些情况下，本文中归属于装置存储器控制器155或本地存储器控制器165的一或多个功能可以在一些情况下由外部存储器控制器105(与处理器120分离或包含于处理器120中)执行。在一些实例中，外部存储器控制器105可被配置成从存储器装置110接收发射到存储器装置110的数据中的错误的指示。举例来说，外部存储器控制器105可接收具有二进制值的位，其指示存储器装置110处接收的数据中存在错误。如此，外部存储器控制器可基于所接收指示确定重传包含错误的数据。

系统100的组件可使用多个信道115与存储器装置110交换信息。在一些实例中，信道115可使得能够在外部存储器控制器105与存储器装置110之间进行通信。每一信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或发射介质(例如，导体)。举例来说，信道115可包含第一端子，其包含外部存储器控制器105处的一或多个引脚或衬垫，及存储器装置110处的一或多个引脚或衬垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可被配置成充当信道的部分。在一些情况下，端子的引脚或衬垫可为信道115的信号路径的部分。额外信号路径可与信道的端子耦合以在系统100的组件内路由信号。举例来说，存储器装置110可包含将来自信道115的端子的信号路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)的信号路径(例如，存储器装置110或其组件内部的信号路径，例如在存储器裸片160内部)。

信道115(和相关联的信号路径及端子)可专用于传送特定类型的信息。在一些情况下，信道115可为聚合信道且因此可包含多个个别信道。举例来说，数据信道192可为x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等等。在一些实例中，信道115可对应于物理线路(例如，导电线)。举例来说，装置之间传送的信令可由信道115在定位于系统100内的一或多个导电线上携载。

在一些情况下，信道115可包含一或多个命令和地址(CA)信道186。CA信道186可被配置成在外部存储器控制器105和存储器装置110之间传送命令，包含与命令相关联的控制信息(例如，地址信息)。举例来说，CA信道186可包含关于所需数据的地址的读取命令。在一些情况下，CA信道186可寄存在上升时钟信号沿及/或下降时钟信号沿上。在一些情况下，CA信道186可包含八个或九个信号路径。

在某些情况下，信道115可包含一或多个时钟信号(CK)信道188。CK信道188可被配置成在外部存储器控制器105与存储器装置110之间传送一或多个共同时钟信号。每一时钟信号可被配置成在高状态和低状态之间进行调整(例如，振荡)并且协调外部存储器控制器105和存储器装置110的动作。在一些情况下，时钟信号可以是差分输出(例如，CK_t信号和CK_c信号)，并且CK信道188的信号路径可相应地予以配置。

在一些情况下，时钟信号可为单端的。在一些情况下，时钟信号可以是1.5GHz信号。CK信道188可包含任何数量的信号路径。在一些情况下，时钟信号CK(例如，CK_t信号和CK_c信号)可提供用于存储器装置110的命令和寻址操作或用于存储器装置110的其它系统范围内操作的定时参考。时钟信号CK可因此不同地被称作控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可由系统时钟生成，所述系统时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。

在一些情况下，信道115可包含一或多个数据(DQ)信道190。数据信道190可被配置成在外部存储器控制器105与存储器装置110之间传送数据及/或控制信息。举例来说，数据信道190可传送待写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。数据信道190可传送可使用多种不同调制方案(例如，NRZ、PAM4)调制的信号。

在一些情况下，信道115可包含可专用于其它目的的一或多个其它信道192。这些其它信道192可包含任何数量的信号路径。在一些情况下，其它信道192可包含一或多个写入时钟信号(WCK)信道。虽然WCK中的‘W’在名义上可代表“写入”，但写入时钟信号WCK(例如，WCK_t信号和WCK_c信号)可提供通常用于存储器装置110的存取操作的定时参考(例如，用于读取和写入操作两者的定时参考)。

因此，写入时钟信号WCK还可称为数据时钟信号WCK。WCK信道可被配置成在外部存储器控制器105与存储器装置110之间传送共同数据时钟信号。数据时钟信号可被配置成协调外部存储器控制器105和存储器装置110的存取操作(例如，写入操作或读取操作)。在一些情况下，写入时钟信号可为差分输出(例如，WCK_t信号和WCK_c信号)，并且WCK信道的信号路径可相应地予以配置。WCK信道可包含任何数量的信号路径。数据时钟信号WCK可由数据时钟生成，所述数据时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。

信道115可使用各种不同架构将外部存储器控制器105与存储器装置110耦合。各种架构的实例可包含总线、点对点连接、纵横开关、例如硅内插件等高密度内插件，或形成于有机衬底中的沟道，或其某一组合。例如，在一些情况下，信号路径可以至少部分地包含高密度内插件，例如硅内插件或玻璃内插件。

通过信道115传送的信号可使用多种不同调制方案进行调制。在某些情况下，可以使用二进制符号(或二进制层级)调制方案来调制在外部存储器控制器105与存储器装置110之间传送的信号。二进制符号调制方案可为M进制调制方案的实例，其中M等于二。二进制符号调制方案的每一符号可被配置成表示数字数据的一个位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含(但不限于)不归零(NRZ)、单极编码、双极编码、曼彻斯特编码、具有两个符号(例如，PAM2)的脉冲振幅调制(PAM)等等。

在某些情况下，可以使用多符号(或多层级)调制方案来调制在外部存储器控制器105与存储器装置110之间传送的信号。多符号调制方案可以是M进制调制方案的实例，其中M大于或等于三。多符号调制方案的每一符号可被配置成表示数字数据的一个以上位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含(但不限于)PAM4、PAM8等、正交振幅调制(QAM)、正交相移键控(QPSK)等等。多符号信号或PAM4信号可以是使用包含用以对多于一个位的信息进行编码的至少三个层级的调制方案来调制的信号。多符号调制方案及符号可替代地称为非二进制、多位或高阶调制方案及符号。

在某些情况下，其它信道192可包含一或多个EDC信道。EDC信道可以被配置成用于多个功能，例如读取和写入操作期间的错误校正，以及关于读取操作期间存储器装置110中的定时移位的反馈。举例来说，EDC线可用于传回写入到存储器装置110的数据的校验和(例如，循环冗余检查(CRC)校验和)。在此些情况下，可由存储器装置110针对经由一或多个数据信道190(或数据线)接收的八(8)个数据位生成8位校验和。在其它情况下，当生成校验和时，多个数据信道190上或一或多个数据突发期间接收的数据可组合。

在任何情况下，存储器装置110可经由EDC引脚将生成的校验和提供到外部存储器控制器105(例如，GPU)。外部存储器控制器105可同样生成所发射数据的校验和，且基于校验和之间的比较确定是否在存储器装置110处正确地接收数据。如果检测到错误，则包含所述错误的任何数据可重传到存储器装置110以重写关于所述错误的信息。

在不存在待提供给外部存储器控制器105的校验和数据的情况下，EDC线可替代地用于将定时信号(例如，时钟式型式)传送到外部存储器控制器105用于跟踪存储器装置110的定时。此些时钟式型式可包括由EDC信令驱动且由一或多个模式寄存器设置限定的保持型式(例如，EDC保持型式)(例如，模式寄存器中的位的数量可限定所述保持型式)。保持型式可包括某一数量的位(例如，四(4)个位)，其可由存储器装置110重复地/连续地发射以用于时钟和数据恢复操作。

在某些情况下，存储器装置110的定时可受温度或供应电压的改变及其它参数影响，这些参数可导致存储器装置110的操作的变化(例如，电压噪声增加(例如，由于电荷载流子的热搅动而引起)、温度引发的抖动)。因此，存储器装置110的时钟式型式或时钟信号可随温度和/或供应电压的改变而漂移，从而致使数据眼位置移位离开所训练(例如，最佳)数据眼位置，有可能增加发射错误的概率。

在此些情况下，基于所发送(例如，经由EDC信道)时钟信号，外部存储器控制器105可确定是否需要再训练来考虑存储器装置110的定时的移位，或是否需要应用例如从存储器装置110接收的读取数据上的定时偏移。相应地，由存储器装置110经由EDC引脚发送的时钟式型式可使外部存储器控制器105能够识别和适应存储器定时和其它条件的变化。

然而，来自存储器装置110的EDC信号可能干扰来自接近存储器装置110的接收器的外部存储器控制器105的相对较弱数据信号。举例来说，EDC线可位于一或多个数据线(例如，对应于数据信道190)之间或附近。当校验和信息或时钟式型式在逆着一或多个数据线上发射的数据(在其相反方向中)延伸的EDC线上发射时，串扰可能影响存储器装置110处接收的数据。

作为实例，无间隙写入循环可使用来自在与所述一或多个数据线相反的方向中(例如，且处于与发射数据相同的速率)的EDC线的连续数据传递。如果EDC线与数据被锁存在存储器装置110中同时或并行地(或在几乎相同的时间)驱动信令离开存储器装置110，则一或多个数据信道上可能发生干扰(例如，近端串扰，也称为后向串扰)。

串扰可被称为无意中经由电磁效应影响系统内的其它信号(例如，附近信号)的信号，且可对应于一个信号与另一信号的耦合(例如，其中两个或两个以上信号可耦合使得一个信号的改变可能非预期地影响另一信号且在另一信号中被观察到)。所述耦合可包括信号之间的电容、电感和/或导电耦合，并且还可包含信号的衬底耦合(例如，经由集成电路的衬底耦合信号)。此外，可依据“侵害者”信号影响“受害者”信号来描述串扰，其中“受害者”信号可例如为二者中较弱的信号(例如，较低功率)。串扰可在使用高频率发射的一些系统中发生，且串扰可将不合需要的干扰引入到系统100中，从而使所发射信息的质量和效率降级。

在某些情况下，EDC信令所导致的串扰可产生在存在串扰的情况下使用EDC线和完全避免使用EDC线之间的折衷。举例来说，校验和信息的发射可将系统中断到这样的点：周期性再训练的执行可能更高效(例如，每隔300微秒(μs))而非使用EDC线用于错误校正和定时跟踪。如此，来自EDC信令的串扰的负面效应可能如此大而使得相比于在无错误检测能力的情况下操作(例如，当完全避免使用EDC引脚时)，周期性再训练(和任何相关联效率损失)可能更有利。在此情况下，外部存储器控制器105可执行一或多个动作(例如，步骤序列)以使外部存储器控制器105和存储器装置110的时钟同步，且可进一步确定用于存储器装置110的输入和输出的数据眼位置。举例来说，再训练可包含修改经由CK信道188发送的时钟信号中的延迟以对准相应时钟且识别与一或多个读取和/或写入操作相关联的时延。在某些情况下，此后可将各种命令传信到存储器装置110以确定数据眼位置。

系统100可支持用于减少或消除不同信道115之间的串扰的技术，例如本文中参考经由EDC信道发射的信令所描述。作为实例，存储器装置110可检测所接收数据中的错误且在检测到时发射错误的指示，借此减小来自存储器装置110的错误检测反馈的频率。在此些情况下，错误检测过程可在存储器装置110而非外部存储器控制器105处执行。

举例来说，存储器装置可经由数据信道190接收数据，且还可经由EDC信道接收数据的校验和信息。在此些情况下，数据和校验和信息可同时(例如，并行地)且在相同的方向上(例如，从一个装置到另一装置)从外部存储器控制器105发射到存储器装置110。存储器装置110可相应地生成所接收数据的校验和，且例如通过将所生成的校验和与从外部存储器控制器105接收的校验和信息进行比较来检测发射错误。存储器装置110可接着将所接收数据中检测到的错误的指示发射到外部存储器控制器105，且所述指示(例如，单个位)可使用不同于EDC线的线路发射。

在某些情况下，低速跟踪时钟信号可另外或替代地由存储器装置110经由不同于EDC线的线路发射。举例来说，为了避免逆着所接收数据的EDC线上的信令的使用，存储器装置110可在远离数据线定位的不同线路上发射时钟信号或时钟式型式以消除一或多个附近数据线上的串扰。时钟式型式的速率减小(例如，相比于系统100的数据传递速率)可进一步减少系统100中的串扰。此外，低速跟踪时钟信号可以是实现系统100中的串扰的进一步减少的低电压差分信号。

另外或替代地，存储器装置110可将生成的校验和发射到外部存储器控制器105，且具有施加到经由EDC线传信的校验和的时间偏移。举例来说，EDC信令可经延迟以提供数据线上发射的边沿和EDC线之间的偏移。EDC信令中的特定偏移可选自可基于存储器装置110处的操作条件确定(例如，计算)的偏移的集合。

可在不同时间单独地或以组合方式或这两种方式使用减小系统100中的串扰的所描述的技术。举例来说，经由不同于EDC线的线路发射低速时钟信号在一些情况下可能是有利的，而减少EDC信令的摆幅或将定时偏移添加到EDC信令在其它情况下可能是优选的。所描述解决方案的实施可通过使用所描述解决方案中的一或多种来节省资源(例如，印刷电路板(PCB)空间)，其中用于这些技术中的一或多种的电路系统可包含在PCB上。

图2示出根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的存储器裸片200的实例。存储器裸片200可以是参考图1所描述的存储器裸片160的实例。在一些状况下，存储器裸片200可被称作存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含一或多个可编程以存储不同逻辑状态的存储器单元205。每一存储器单元205可为可编程的以存储两个或更多个状态。举例来说，存储器单元205可被配置成一次存储数字逻辑的一个位(例如，逻辑0和逻辑1)。在某些情况下，单个存储器单元205(例如，多层级存储器单元)可被配置成一次存储数字逻辑的一个以上位(例如，逻辑00、逻辑01、逻辑10或逻辑11)。

存储器单元205可以存储表示电容器中的可编程状态的电荷。DRAM架构可包含电容器，所述电容器包含介电材料以存储表示可编程状态的电荷。在其它存储器架构中，其它存储装置和组件也是可能的。举例来说，可采用非线性介电材料。

可以通过激活或选择例如字线210和/或数字线215等存取线来对存储器单元205执行例如读取和写入等操作。在一些情况下，数字线215也可被称作位线。对存取线、字线和数字线或其类似物的提及可以互换，但不影响理解或操作。激活或选择字线210或数字线215可包含将电压施加到相应线。

存储器裸片200可包含布置成网格状图案的存取线(例如，字线210和数字线215)。存储器单元205可定位于字线210与数字线215的相交点处。通过偏置字线210和数字线215(例如，将电压施加到字线210或数字线215)，可在其相交点处存取单个存储器单元205。

可通过行解码器220或列解码器225控制存取存储器单元205。举例来说，行解码器220可从本地存储器控制器260接收行地址且基于接收的行地址激活字线210。列解码器225可从本地存储器控制器260接收列地址且可基于接收到的列地址来激活数字线215。举例来说，存储器裸片200可包含标记为WL_1到WL_M的多个字线210以及标记为DL_1到DL_N的多个数字线215，其中M和N取决于存储器阵列的大小。因此，通过激活字线210和数字线215，例如WL_1和DL_3，可存取其相交点处的存储器单元205。在二维或三维配置中的字线210和数字线215的相交点可称为存储器单元205的地址。

存储器单元205可包含逻辑存储组件，例如电容器230和开关组件235。电容器230可以是介电电容器或铁电电容器的实例。电容器230的第一节点可与开关组件235耦合，且电容器230的第二节点可与电压源240耦合。在某些情况下，电压源240为接地，例如Vss。在一些情况下，电压源240可以是与板线驱动器耦合的板线的实例。开关组件235可以是选择性地建立或停止两个组件之间的电子连通的晶体管或任何其它类型的开关装置的实例。

选择或取消选择存储器单元205可通过激活或解除激活开关组件235而实现。电容器230可使用开关组件235与数字线215电子连通。举例来说，当开关组件235被解除激活时电容器230可与数字线215隔离，且当开关组件235被激活时电容器230可与数字线215耦合。在一些情况下，开关组件235是晶体管且可通过向晶体管栅极施加电压来控制其操作，其中晶体管栅极与晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在一些情况下，开关组件235可为p型晶体管或n型晶体管。字线210可与开关组件235的栅极电子连通，且可基于施加到字线210的电压而激活/解除激活开关组件235。

字线210可以是与用于对存储器单元205执行存取操作的存储器单元205电子连通的导电线。在一些架构中，字线210可与存储器单元205的开关组件235的栅极电子连通，且可被配置成控制存储器单元的开关组件235。在一些架构中，字线210可与存储器单元205的电容器的节点电子连通，且存储器单元205可不包含开关组件。

数字线215可以是连接存储器单元205与感测组件245的导电线。在一些架构中，存储器单元205可在存取操作的部分期间选择性地与数字线215耦合。举例来说，字线210和存储器单元205的开关组件235可被配置成耦合和/或隔离存储器单元205的电容器230和数字线215。在一些架构中，存储器单元205可与数字线215电子连通(例如，恒定)。

感测组件245可被配置成检测存储器单元205的电容器230上存储的状态(例如，电荷)，且基于存储状态确定存储器单元205的逻辑状态。在一些情况下，由存储器单元205存储的电荷可能极小。因而，感测组件245可包含一或多个感测放大器以放大由存储器单元205输出的信号。感测放大器可以在读取操作期间检测数字线215的电荷的小变化，且可以基于检测到的电荷产生对应于逻辑状态0或逻辑状态1的信号。在读取操作期间，存储器单元205的电容器230可将信号输出(例如，放电)到其对应的数字线215。所述信号可致使数字线215的电压改变。

感测组件245可被配置成将跨越数字线215从存储器单元205接收的信号与参考信号250(例如，参考电压)进行比较。感测组件245可以基于所述比较确定存储器单元205的存储状态。举例来说，在二进制信令中，如果数字线215具有比参考信号250高的电压，则感测组件245可以确定存储器单元205的存储状态为逻辑1，且如果数字线215具有比参考信号250低的电压，则感测组件245可以确定存储器单元205的存储状态为逻辑0。感测组件245可包含各种晶体管或放大器，以检测和放大信号中的差异。所检测到的存储器单元205的逻辑状态可作为输出255由列解码器225输出。在一些情况下，感测组件245可以是另一组件(例如，列解码器225、行解码器220)的部分。在一些状况下，感测组件245可与行解码器220或列解码器225电子连通。

本地存储器控制器260可经由各种组件(例如，行解码器220、列解码器225和感测组件245)控制存储器单元205的操作。本地存储器控制器260可为参考图1所描述的本地存储器控制器165的实例。在一些情况下，行解码器220、列解码器225和感测组件245中的一或多个可以与本地存储器控制器260协同定位。本地存储器控制器260可被配置成从外部存储器控制器105(或参考图1所描述的装置存储器控制器155)接收命令和/或数据，将命令和/或数据转译成存储器裸片200可使用的信息，对存储器裸片200执行一或多个操作，且响应于执行所述一或多个操作将数据从存储器裸片200传送到外部存储器控制器105(或装置存储器控制器155)。

本地存储器控制器260可生成行和列地址信号以激活目标字线210和目标数字线215。本地存储器控制器260还可以生成和控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文所论述的所施加电压或电流的振幅、形状或持续时间可经调整或变化，且针对在操作存储器裸片200中论述的各种操作可为不同的。

在一些实例中，本地存储器控制器260可检测例如存取操作(例如写入操作)期间接收的数据中的错误。举例来说，本地存储器控制器可比较待写入到存储器单元205的数据的校验和信息，其中与数据相关联的校验和可由本地存储器控制器260生成，且可与发射数据之前生成(例如，如由另一装置提供)的校验和进行比较。基于所述比较，在相应校验和为不同从而指示所接收数据不同于被发射的数据的情况下，可检测到错误。在所接收数据中检测到错误的情况下，本地存储器控制器260可将指示错误的指示发射到其它装置，这可触发数据的重传。在其它情况下，可不存在经由校验和比较检测到的错误(例如，校验和为相同)，且本地存储器控制器260可使用所接收数据继续进行存取操作。

在某些情况下，本地存储器控制器260可被配置成在存储器裸片200的一或多个存储器单元205上执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可被编程为存储所需逻辑状态。在一些情况下，可在单写入操作期间对多个存储器单元205进行编程。本地存储器控制器260可识别将对其执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如，目标存储器单元205的地址)电子连通的目标字线210和目标数字线215。本地存储器控制器260可激活目标字线210和目标数字线215(例如，将电压施加到字线210或数字线215)，以存取目标存储器单元205。本地存储器控制器260可在写入操作期间将特定信号(例如，电压)施加到数字线215以将特定状态(例如，电荷)存储在存储器单元205的电容器230中，所述特定状态(例如，电荷)可指示所要逻辑状态。

在某些情况下，本地存储器控制器260可被配置成在存储器裸片200的一或多个存储器单元205上执行读取操作(例如，感测操作)。在读取操作期间，可以确定存储在存储器裸片200的存储器单元205中的逻辑状态。在一些情况下，可在单读取操作期间感测多个存储器单元205。本地存储器控制器260可以识别将对其执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如，目标存储器单元205的地址)电子连通的目标字线210和目标数字线215。

本地存储器控制器260可激活目标字线210和目标数字线215(例如，将电压施加到字线210或数字线215)，以存取目标存储器单元205。目标存储器单元205可以响应于偏置存取线而将信号传递到感测组件245。感测组件245可放大信号。本地存储器控制器260可发动感测组件245(例如，锁存感测组件)，且借此将从存储器单元205接收的信号与参考信号250进行比较。基于所述比较，感测组件245可确定存储于存储器单元205上的逻辑状态。本地存储器控制器260可作为读取操作的一部分将存储在存储器单元205上的逻辑状态传送到外部存储器控制器105(或装置存储器控制器155)。

在一些存储器架构中，存取存储器单元205可能使存储在存储器单元205中的逻辑状态降级或毁坏。举例来说，在DRAM架构中执行的读取操作可能使目标存储器单元的电容器部分或完全放电。本地存储器控制器260可以执行重写操作或刷新操作以将存储器单元恢复到其原始逻辑状态。本地存储器控制器260可在读取操作之后将逻辑状态重写到目标存储器单元。在一些情况下，重写操作可视为读取操作的部分。另外，激活单个存取线(例如，字线210)可能干扰存储在与所述存取线电子连通的一些存储器单元中的状态。因此，可对可能尚未被存取的一或多个存储器单元执行重写操作或刷新操作。

存储器裸片200示出二维(2D)存储器单元阵列。在一些情况下，存储器装置可包含三维(3D)阵列或存储器单元。3D存储器阵列可包含彼此上下堆叠的两个或更多个2D存储器阵列。在一些情况下，3D存储器阵列中的2D存储器阵列可称为层面、层级、层或裸片。3D存储器阵列可包含任何数量的堆叠式2D存储器阵列(例如，二连、三连、四连、五连、六连、七连、八连)。与单个2D存储器阵列相比，这可以增加可以定位在单个裸片或衬底上的存储器单元的数量，这继而可以降低生产成本或提高存储器阵列的性能，或这两者。在一些3D存储器阵列中，不同层面可共享至少一个共同存取线，使得一些层面可共享字线210或数字线215中的至少一个。

图3示出根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的系统300的实例。系统300可包含控制器305和存储器装置310，其中的每一个可实施所描述的技术的方面。举例来说，控制器305可以是如本文参看图1所描述的外部存储器控制器105的实例(例如，GPU、GPGPU、CPU等)。此外，存储器装置310可以是如参考图1和2所描述的存储器装置110的实例(例如，图形双数据速率(GDDR)存储器装置)。

控制器305和存储器装置310在经由多条线路(例如，数据线315-a和315-b，以及EDC线320)彼此耦合的系统300的实例中展示，其中每一线路可对应于信道115，如参考图1所描述。应理解，控制器305和存储器装置310可彼此耦合且可经由任何数量的线路交换信号。

举例来说，控制器305和存储器装置310可经由一个数据线315耦合或经由多个数据线315(例如，位于数据线315-a上方和/或数据线315-b下方，如图3中所描绘)耦合。数据线315和EDC线320中的每一个可为用于控制器305和存储器装置310之间的通信的单向或多向线路。

在某些情况下，数据线315-a和315-b可为对应于数据信道(例如，数据信道190，如参考图1所描述)的导电线的实例，且EDC线320可对应于如参考图1所描述的EDC信道。如此，控制器305可使用一或多个发射器325在数据线315中的每一个上驱动或发射信号。举例来说，第一发射器325-a或另一发射器325-c或两者可被配置成发射待写入到存储器装置310处的存储器单元阵列(例如，如参考图1所描述的存储器阵列170)的数据。

此外，控制器305可包含被配置成在EDC线320上发射信息的第二发射器325-b。存储器装置310可包含被配置成接收由控制器305发射的信号的一或多个接收器330(例如，接收器330-a到330-c)。如所示出，EDC线320可位于数据线315-a和数据线315-b之间。如此，经由EDC线320从存储器装置310发送到控制器305的信令可导致一或多个数据线315(例如，数据线315-a或数据线315-b或未图示的其它数据线315或其任何组合)上的串扰。

在一些方面中，系统300可实施减少或消除从EDC线320到数据线315的串扰的技术。举例来说，控制器305可提供经由一或多个数据线315发送的数据的校验和信息(例如，CRC校验和)(例如，用于从控制器305到存储器装置310的写入操作)。也就是说，控制器305可对待发射的数据执行校验和计算，且可连同所述数据一起提供校验和信息。校验和信息可经由EDC线320发送到存储器装置310。在此些情况下，EDC线320上(从控制器305到存储器装置310)的信令可在时间上与数据线315上发送的数据对准。因此，正在与数据相同的方向上发送的信令可实现存储器装置310处的串扰减少，且因此实现待写入到存储器单元阵列的数据中的较少错误。

此外，存储器装置310可生成所接收数据的校验和，且可识别所接收数据中的错误。也就是说，可由存储器装置310直接执行校验和比较。在某些情况下，存储器装置310可包含用于将所接收数据的校验和与从控制器305接收的校验和进行比较的比较器335。

在所接收数据中识别出故障的情况下，存储器装置310可将指示发射到控制器305以请求重写具有错误的数据(例如，发生故障的数据)。在一些实例中，发生故障的数据的指示可由存储器装置310使用EDC线320发射。另外或替代地，存储器装置310可包含发射器340，其接收(例如，从比较器335)发生故障的数据的指示，且可继而将关于发射故障的信息发送到控制器305(例如，经由错误反馈线345)。举例来说，错误反馈线可包括与EDC线320分离的裸片或衬底上的额外信号线，且可以被配置成用于(例如，专用于)错误反馈信息(例如，发射错误信息)的发射。在一些实例中，错误反馈线345可以是联合测试行动小组(JTAG)信号线或不同于EDC线的另一线路。

在一些实例中，发射故障信息可包括具有二进制值(例如，0或1)的单个位，其充当从控制器305接收的数据已经发生故障(例如，所比较的校验和为不同)的旗标。单个数据位可验证(或对应于)完成的写入过程，这可消除反馈到控制器305的每字节或每位信息(例如，因为重写操作可重写整个数据突发)且因此减少对于经由EDC线320发送的信令的串扰。在一些实例中，随发射错误信息发射的指示可不如从存储器装置310到控制器305的连续校验和发射那样频繁地发射。

在某些情况下，错误的数量可相对低(例如，部分归因于来自存储器装置310的返回信令的减少)，且可能由不频繁的返回信令(使用EDC线320或错误反馈线345或两者)导致的任何串扰可相应地最小化。在一些方面中，二进制指示可向控制器305提供关于是否正确地接收所发射数据的反馈(例如，连续反馈)，这可使控制器305能够监视发送到存储器装置310的数据的状态。

另外或替代地，低密度(例如，低频率)时钟信号可用于反馈存储器装置310和控制器305之间的定时跟踪。在此些情况下，时钟350可使用不同于EDC线320的定时反馈线355将时钟信号发射到控制器305。在此些情况下，由时钟350驱动的时钟信号的频率(例如，边沿的数量)可小于经由EDC线320发射的时钟信号或时钟式型式的频率。举例来说，时钟信号的频率可减小(例如，因数10)，使得从存储器装置310发射到控制器305的边沿较少，且因此减少系统300中的串扰。在某些情况下，时钟信号可包括由存储器装置310重复的位的数量的保持型式(例如，时钟式信号)(例如，用于提供存储器装置310的定时的反馈)。

在某些情况下，由时钟350驱动的时钟信号可以是具有低电压摆幅(例如，相比于系统300内发射的其它信号的电压摆幅)的差分信号。举例来说，时钟信号可以是低摆幅差分时钟信号(例如，根据例如电子装置工程设计联合协会(JEDEC)标准或低电压差分信令(LVDS)标准等工业标准或规范)，所述低摆幅差分时钟信号可具有低电压摆幅(例如，最大输出电压和最小输出电压之间的差)，其在低功率下操作、在高速度下运行，且使用一对电线或线路上的电压之间的差发射信息。此些信号可使用系统内使用的其它信号的电压摆幅的分数，但仍可实现高数据速率和低功耗。如此，通过减小时钟信号的电压摆幅，或减少来自存储器装置310的跟踪时钟信号的边沿的数量，或在定时反馈线355上发射所述信号，或其任何组合，可减少系统300内的串扰。

在某些情况下，线路的任何组合可由存储器装置310在发送发射错误信息或时钟信号或两者时使用。举例来说，相应线路(例如，错误反馈线345和定时反馈线355两者)可用于由存储器装置310发送的相应信号，如系统300中所展示。在此类实例中，单独的线路可以不同速度驱动，或相应线路上发送的信号可以是不同的，或其组合。举例来说，所接收数据中的错误可不如由时钟350驱动的时钟信号那样频繁地发生，且相比于错误反馈线345上发送的发射错误信息，时钟信号可在具有较低电压摆幅的定时反馈线355上发送。在其它实例中，可独立地或动态地使用各种线路以在不同功能性和反馈方案之间切换。在此些情况下，存储器装置310可基于一或多个条件使用错误反馈线345或定时反馈线或EDC线320或其任何组合，来将信息发射到控制器305。

另外或替代地，不同于EDC线320的单条线路可用于发射低速时钟和错误反馈报告。也就是说，不同类型的信息可使用相同信号发送。在此些情况下，不同编码/解码方案可应用于每种类型的信息。举例来说，时钟信号可使用第一类型的编码，且如果检测到所接收数据中的故障，则不同编码(例如，较长0相位或较长1相位)可用于发射错误信息，使得控制器305可识别时钟信号中的改变和所接收数据中的错误的指示之间的差异。因此，错误反馈信息可嵌入到低速时钟信号中，且控制器305可根据解码方案执行不同类型的信号的解码。

图4示出根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的系统400的实例。系统400可包含控制器405和存储器装置410，其中的每一个可实施所描述的技术的方面。举例来说，控制器405可以是外部存储器控制器105的实例(例如，GPU)，如本文参看图1所描述。此外，存储器装置410可以是存储器装置110的实例(例如，GDDR存储器装置)，如参考图1到3所描述。

控制器405和存储器装置410在系统400的实例中展示为经由多条线路(例如，数据线415-a和415-b，以及EDC线420)彼此耦合，其中每一线路可为或对应于信道115，如参考图1所描述。但应理解，控制器405和存储器装置410可彼此耦合，且可经由任何数量的线路或信道115交换信号。举例来说，控制器405和存储器装置410可经由一个数据线415耦合或经由多个数据线415耦合(例如，位于数据线415-a上方和/或数据线415-b下方，如图4中所描绘)。

数据线415和EDC线420中的每一个可为用于控制器405和存储器装置410之间的通信的单向或多向线路。在某些情况下，数据线415-a和415-b可为或对应于数据信道(例如，数据信道190，如参考图1所描述)，且EDC线420可为或对应于如参考图1所描述的EDC信道。如此，控制器405可使用一或多个发射器425在数据线415中的每一个上驱动或发射信号。

举例来说，第一发射器425-a或第二发射器425-b或两者可被配置成发射待写入到存储器装置410处的存储器单元阵列(未图示)的数据。存储器装置410可包含被配置成接收由控制器405发射的信号的一或多个接收器430(例如，包含第一接收器430-a和第二接收器430-b)。如所示出，EDC线420可位于数据线415-a和数据线415-b之间。如此，经由EDC线420从存储器装置410发送到控制器405的信令可在一或多个数据线415(例如，数据线415-a或数据线415-b或未图示的另一数据线415或其任何组合)上产生串扰。

在某些情况下，系统400可实施减少或消除从EDC线420到数据线415的串扰435的技术。举例来说，存储器装置410可使侵害者信号(例如，经由EDC线420发射)相对于受害者信号(例如，相邻数据线上)在时间上移位以减少系统400中的串扰。举例来说，定时偏移(或可编程延迟)可添加到从存储器装置410到控制器405的EDC反馈路径(对应于EDC引脚)。EDC路径上的定时偏移可相对于经由数据线415接收的信号的边沿移动或调整EDC信号的边沿。

相应地，定时偏移可调整来自存储器装置410的EDC信令(例如，校验和信息、发射错误信息、定时信号、时钟式型式)的定时，使得数据线415-a和415-b上经历的串扰435可最小化且可相应地优化数据眼。确切地说，通过使数据线415上发送的数据信号的边沿和EDC线420上发送的信息的边沿偏移，这两个信号之间的耦合可最小化，借此使来自串扰435的干扰最小化。

作为说明性实例，存储器装置410可使用一或多个数据线415上接收的数据计算校验和440。校验和可因而具有在发射之前施加的定时偏移445(或可编程延迟(d))。举例来说，时间偏移可使用一或多个反相器引入到信号中。然而，应理解，可使用用于将延迟引入到发射路径中的任何方法。偏移信号(例如，被施加了定时偏移的信号)可接着使用发射器450经由EDC线420发射到控制器405。

在某些情况下，施加到EDC信令的定时偏移可选自预定义定时偏移的集合。举例来说，存储器装置410可支持可施加到EDC信号的多个定时偏移，且各种定时偏移可由模式寄存器存储在存储器装置410处。在此些情况下，由存储器装置410使用的一或多个模式寄存器可限定不同定时偏移，且不同延迟步长或偏移可供选择，这可例如从发射路径选择(例如，添加)或取消选择(例如，移除)反相器以施加所要延迟。也就是说，发射路径可具有反相器的集合，所述反相器可被动态地选择以实现信令中的可编程延迟。因此，EDC信令的定时可相对于所述一或多个数据线415上的数据发射的定时在时间上移位。

可基于存储器装置410处的各种条件配置预定义定时偏移。举例来说，各种EDC输出定时可被配置成基于存储器装置410的数组特定条件实现来自EDC信号的最低串扰435(和相应最大数据眼)。

举例来说，可基于系统400正运行的速度(例如，操作速度、时钟速度)或系统400正运行所处的温度等配置定时偏移。在某些情况下，一定数量的能力可存储于模式寄存器中(例如，芯片外驱动器(OCD)的驱动器强度、终止偏移)，其可基于存储器装置410处的各种条件来调整，且这些能力可被修改以找到使串扰最小化的定时偏移。在一些实例中，预定义定时偏移可存储于BIOS中，且可在系统启动后加载到模式寄存器中。因此，当系统400启动时，可识别驱动器强度和终止偏移，且可基于(尤其)这些参数从模式寄存器选择优选定时偏移，且使用所述优选定时偏移来使串扰435最小化。

图5示出根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的过程流程500。在一些实例中，过程流程500的方面可由控制器505和存储器装置510实施，所述控制器和存储器装置可为参考图1-4描述的相应装置的实例。举例来说，控制器505可以是参考图1所描述的外部存储器控制器105的实例(例如，GPU)。此外，存储器装置510可以是参考图1所描述的存储器装置110的实例。过程流程500可示出不同于用于将EDC反馈信息发射到控制器505的EDC信道的一或多个信道的使用。

举例来说，在515处，经由与存储器装置510耦合的一或多个数据信道(例如，对应于数据线)，控制器505可发射且存储器装置510可接收待写入到存储器单元阵列的数据。在某些情况下，数据可经由耦合控制器505和存储器装置510的共同数据信道发射。在一些实例中，所述一或多个数据信道可以是本文中所描述的数据信道190的实例且可为单向或双向数据信道。

在520处，控制器505可发射且存储器装置510可接收所发射数据的校验和信息。在某些情况下，校验和信息可经由与存储器装置510耦合的EDC信道(例如，对应于数据线)发射。

在525处，存储器装置510可生成经由所述一或多个数据信道中的每一数据信道接收的数据的校验和。举例来说，存储器装置510可经由划分表示所接收数据的位集合和表示生成器多项式的位集合来生成校验和，其中操作的剩余部分可包括所述校验和。在某些情况下，校验和可使用软件或硬件生成。

在530处，存储器装置510可将所接收数据的所生成校验和与所接收校验和信息进行比较。在某些情况下，归因于在系统中实施以经由减少或修改存储器装置510作出的反馈信令来减少串扰的技术，且如本文参看图3所描述，经由比较检测到的错误可能相对不频繁。如果所接收数据中未检测到错误，则可将数据写入到存储器装置510处的存储器单元阵列。

然而，在某些情况下，存储器装置510可在535处基于校验和信息检测数据中的错误。举例来说，检测错误可基于所接收数据的所生成校验和与所接收校验和信息的比较。如果被比较的校验和不同，则可识别所接收数据中的错误。因此，存储器装置510可基于比较相应校验和以识别所接收数据中的故障来计算所生成校验和和所接收校验和信息之间的差异。

在540处，基于检测所接收数据中的错误，存储器装置510可将指示数据中的错误的发射故障信息发射到控制器505。在某些情况下，发射故障信息可经由与控制器505耦合的第一信道发射，其中第一信道不同于EDC信道。

另外或替代地，发射故障信息可经由EDC信道发射。在未使用EDC信道的情况下，存储器装置510可阻止经由EDC信道将信息发射到控制器505以进一步最小化或消除系统中的串扰。在一些实例中，所述指示可包含逻辑值(例如，提供1或0的单个位)，和/或可向控制器505指示是否无错误地成功接收了515处发射的数据。作为实例，逻辑值1(或替代地，0)可针对控制器505充当存储器装置510处接收的数据发生故障的旗标。

在545处，存储器装置510还可经由与控制器505耦合的第二信道发射时钟信号。第二信道也可不同于EDC信道，且时钟信号可具有与所接收数据的频率不同(例如，较低)的频率。换句话说，时钟信号可以是低速跟踪时钟信号(例如，低摆幅差分信号或保持型式或两者)，且可由控制器505使用以跟踪存储器装置510的定时。

在某些情况下，时钟信号和发射故障信息可经由相同信道(例如，不同于EDC信道的信道)发射。在此些情况下，时钟信号和发射故障信息可各自以不同方式调制，使得控制器505可基于用于时钟信号或发射故障信息或两者的调制识别正由存储器装置510发送的每种类型的信号。

在550处，存储器装置510可基于指示错误的发射故障信息从控制器505接收待写入到存储器单元阵列的数据的重传。存储器装置510可接着根据存取操作继续写入数据(例如，到存储器装置510处的存储器单元阵列)。

图6示出根据本文所公开的实例支持用于减少串扰的发射故障反馈方案的过程流程600。在一些实例中，过程流程600的方面可由控制器605和存储器装置610实施，所述控制器和存储器装置可为参考图1-5描述的相应装置的实例。举例来说，控制器605可以是参考图1所描述的外部存储器控制器105的实例(例如，GPU)。此外，存储器装置610可以是参考图1所描述的存储器装置110的实例。过程流程600可示出用于经由EDC信道发射的信号的定时偏移的使用。

在615处，控制器605和存储器装置610可执行初始化序列，在此期间存储器装置610可接收设定用于发射EDC信息的一或多个预先配置的定时偏移的信息。在620处，存储器装置610可将预先配置的定时偏移存储在由控制器605配置的模式寄存器中。

在625处，控制器605可发射且存储器装置610可接收待写入到存储器装置610的存储器单元阵列的数据，其中所述数据可经由一或多个数据信道(例如，对应于数据线)接收。在630处，存储器装置610可生成经由所述一或多个数据信道中的每一数据信道接收的数据的校验和。在635处，存储器装置610可确定用于发射所生成校验和的定时偏移。在某些情况下，定时偏移可选自例如在620处存储在模式寄存器中的所述一或多个预先确定的定时偏移。

在640处，存储器装置可在根据定时偏移移位的发射时间处发射校验和。校验和可经由EDC信道发射到控制器605。在此些情况下，定时偏移(或延迟)可施加到校验和发射，使得所述发射相对于从控制器605接收的数据移位。通过在经移位的发射时间处将校验和发射到控制器，可使从EDC信道到数据信道上的串扰减少或最小化。

基于从存储器装置610接收校验和信息，控制器605可通过在645处将从存储器装置610接收的校验和与由控制器605生成的校验和进行比较来确定由存储器装置610接收的数据是否发生故障。在由存储器装置610接收的数据已经发生故障的情况下，控制器605可将数据(例如，在有错误的情况下接收的数据的至少一部分)重传到存储器装置610。或者，如果校验和比较通过(例如，相应校验和相同)，则控制器605可确定625处发射的数据无错误地在存储器装置610处被接收。

图7展示根据本文所公开的实例的流程图，其示出支持用于减少串扰的发射故障反馈方案的方法700。方法700的操作可由存储器装置或其组件实施，如参考图1-6所描述。举例来说，方法700的操作可由存储器装置310执行，如参考图3所描述。在一些实例中，存储器装置可执行指令或代码集合以控制存储器装置的功能元件来执行本文中所描述的功能。

在705处，存储器装置可经由数据线集合从控制器接收待写入到存储器装置的存储器单元阵列的数据。在一些实例中，数据可经由一个数据线接收，或经由多个数据线(例如，信道)接收，所述多个数据线可对应于一或多个DQ引脚。可根据参考图1-6所描述的方法来执行705的操作。

在710处，存储器装置可经由与控制器耦合的EDC线接收经由所述多个数据线接收的数据的校验和信息。在某些情况下，校验和信息可与经由数据线集合从控制器接收的数据同时接收，或可在与数据发射不同的时间接收。在一些实例中，校验和信息可以是由控制器发射的数据的CRC校验和，或可以是由控制器计算的另一类型的错误检测码。可根据参考图1-6所描述的方法来执行710的操作。

在715处，存储器装置可基于校验和信息检测数据中的错误。在某些情况下，存储器装置可生成数据线集合上接收的数据的校验和，且可将所生成校验和与从控制器接收的校验和信息进行比较以检测所接收数据中的错误。可根据参考图1-6所描述的方法来执行715的操作。

在720处，存储器装置可至少部分地基于检测到数据中的错误而向控制器发射指示数据中的错误的发射故障信息。发射故障信息可提供是否在经由数据线集合接收的数据中检测到错误的指示。举例来说，所述指示可包括位值(例如，0或1)，其针对控制器充当基于校验和的比较检测到错误的旗标。可根据参考图1-6所描述的方法来执行720的操作。

在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法700。所述设备可包含用于以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)：经由数据线集合从控制器接收待写入到存储器装置的存储器单元阵列的数据；由存储器装置经由与控制器耦合的EDC线接收经由数据线集合接收的数据的校验和信息；由存储器装置基于校验和信息检测数据中的错误；以及基于检测到错误向控制器发射指示数据中的错误的发射故障信息。

本文中所描述的方法700、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：生成经由数据线集合的每一数据线接收的数据的校验和；以及将所接收数据的所生成校验和与所接收校验和信息进行比较，其中检测错误可基于比较所接收数据的所生成校验和与所接收校验和信息。

本文中所描述的方法700、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：基于比较所生成校验和与所接收校验和信息确定所生成校验和与所接收校验和信息之间的差异，其中检测所接收数据中的错误可基于所生成校验和与所接收校验和信息之间的所确定的差异。

本文中所描述的方法700、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：经由与控制器耦合的第一线路发射所述发射故障信息，所述第一线路不同于EDC线。本文中所描述的方法700、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：基于经由第一线路发射的发射故障信息阻止使用EDC线将信号发射到控制器。

本文中所描述的方法700、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：经由与控制器耦合的第二线路发射时钟信号，所述第二线路不同于EDC线，其中时钟信号可具有可低于所接收数据的第二频率的第一频率。在本文中所描述的方法700、设备和非暂时性计算机可读介质的一些实例中，时钟信号包含低摆幅差分信号或保持型式或两者。

本文中所描述的方法700、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：经由与控制器耦合的第一线路发射所述发射故障信息，所述第一线路不同于EDC线，其中发射故障信息可使用第一调制方案发射；以及经由与控制器耦合的第一线路发射时钟信号，其中所述时钟信号可使用不同于第一调制方案的第二调制方案发射。

在本文中所描述的方法700、设备和非暂时性计算机可读介质的一些实例中，时钟信号包含保持型式。本文中所描述的方法700、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：基于指示错误的发射故障信息从控制器接收待写入到存储器单元阵列的数据的重传。本文中所描述的方法700、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：发射指示所接收数据中检测到的错误的逻辑值。

图8展示根据本文所公开的实例的流程图，其示出支持用于减少串扰的发射故障反馈方案的方法800。方法800的操作可由存储器装置或其组件实施，如参考图1-6所描述。举例来说，方法800的操作可由存储器装置410执行，如参考图4所描述。在一些实例中，存储器装置可执行指令或代码集合以控制存储器装置的功能元件来执行本文中所描述的功能。

在805处，存储器装置可经由数据线集合从控制器接收待写入到存储器装置的存储器单元阵列的数据。在一些实例中，数据可经由一条数据线接收，或经由多条数据线(或信道)(例如，对应于一或多个DQ引脚)接收。可根据参考图1-6所描述的方法来执行805的操作。

在810处，存储器装置可确定用于发射时钟信号(或时钟式型式)和数据的校验和的定时偏移。举例来说，可基于存储器装置处接收的数据的定时连贯地选择定时偏移用于发射时钟信号和/或校验和。如此，定时偏移可使时钟信号和/或校验和的发射定时移位使得串扰最小化。可根据参考图1-6所描述的方法来执行810的操作。

在815处，存储器装置可在根据定时偏移移位的发射时间处向控制器发射所述校验和。也就是说，选定的定时偏移可施加到用于发射校验和的发射路径。可根据参考图1-6所描述的方法来执行815的操作。

在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法800。所述设备可包含用于以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)：经由数据线集合从控制器接收待写入到存储器装置的存储器单元阵列的数据；由存储器装置确定用于发射时钟信号和数据的校验和的定时偏移；以及在根据定时偏移移位的发射时间处向控制器发射校验和。

本文中所描述的方法800、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：从一或多个预先配置的定时偏移选择所述定时偏移，其中每一预先配置的定时偏移可基于存储器装置处的操作条件。

本文中所描述的方法800、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：在初始化序列期间接收设定所述一或多个预先配置的定时偏移的配置信息，其中从所述一或多个预先配置的定时偏移选择所述定时偏移可基于所述配置信息。

本文中所描述的方法800、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：将所述一或多个预先配置的定时偏移存储在可由控制器配置的模式寄存器中。在本文中所描述的方法800、设备和非暂时性计算机可读介质的一些实例中，所述操作条件包含数据终止状态或驱动器强度或两者。

图9展示根据本文所公开的实例的流程图，其示出支持用于减少串扰的发射故障反馈方案的方法900。方法900的操作可由参考图1-6所描述的控制器或其组件实施。举例来说，方法900的操作可由如参考图3所描述的控制器305或如参考图4所描述的控制器405执行。在一些实例中，控制器可执行代码集合以控制装置(例如，存储器装置310，其可包括存储器装置110)的功能元件来执行本文中所描述的功能。

在905处，控制器可经由与存储器装置耦合的数据线集合发射待写入到存储器单元阵列的数据。也就是说，数据可由控制器作为写入操作(例如，包含无间隙写入循环)的一部分发射。可根据参考图1-6所描述的方法来执行905的操作。

在910处，控制器可经由与存储器装置耦合的EDC线发射所发射数据的校验和信息。在某些情况下，校验和信息可与数据发射同时发射。可根据参考图1-6所描述的方法来执行910的操作。

在915处，控制器可基于所发射的校验和信息从存储器装置接收指示数据中的错误的发射错误信息。举例来说，存储器装置可基于控制器提供的校验和识别发射错误。在某些情况下，控制器可基于所接收发射错误信息和所指示错误确定重写发生故障的数据。可根据参考图1-6所描述的方法来执行915的操作。

在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法900。所述设备可包含用于以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)：经由与存储器装置耦合的数据线集合发射待写入到存储器单元阵列的数据；经由与存储器装置耦合的EDC线发射所发射数据的校验和信息；以及基于所发射的校验和信息从存储器装置接收指示数据中的错误的发射故障信息。

本文中所描述的方法900、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：经由与存储器装置耦合的第一线路接收发射故障信息，所述第一线路不同于EDC线。

本文中所描述的方法900、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：经由与存储器装置耦合的第二线路接收时钟信号，所述第二线路不同于EDC线，其中时钟信号可具有不同于所接收数据的第二频率的第一频率。

本文中所描述的方法900、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：基于指示错误的发射故障信息重传待写入到存储器单元阵列的数据。

本文中所描述的方法900、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：经由与存储器装置耦合的第一线路接收发射故障信息和时钟信号。本文中所描述的方法900、设备和非暂时性计算机可读介质的一些实例可进一步包含用于以下操作的操作、特征、构件或指令：使用第一调制方案解码发射故障信息，以及使用不同于第一调制方案的第二调制方案解码时钟信号。

应注意，本文中所描述的方法描述可能的实施方案，且操作和步骤可以重新布置或以其它方式加以修改，且其它实施方案是可能的。此外，可组合来自方法中的两个或多于两个的方面。

在一些实例中，一种设备或装置可执行本文中所描述的功能的方面。在某些情况下，所述装置可包含：存储器单元阵列；接收器，其与数据线集合和EDC线耦合，所述接收器被配置成经由数据线集合接收待写入到存储器单元阵列的数据且接收关于经由数据线集合接收的数据的校验和信息；比较器，其被配置成基于校验和信息检测数据中的错误；以及一或多个线路，其与控制器耦合且被配置成发射时钟信号或指示数据中检测到的错误的发射故障信息中的至少一个，所述一或多个线路不同于所述EDC线。

在一些实例中，所述装置可包含与所述一或多个线路中的第一线路耦合的第一发射器。所述第一发射器被配置成经由所述一或多个线路中的第一线路发射所述发射故障信息。在某些情况下，所述装置可包含时钟，和与所述一或多个线路中的第二线路耦合的第二发射器，所述第二发射器被配置成经由所述一或多个线路发射来自所述时钟的信号。

可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。

术语“电子连通”、“导电接触”、“连接”及“耦合”可指代支持信号在组件之间流动的组件之间的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，则认为组件彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或导电接触或连接或耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是间接导电路径，其可以包含例如开关、晶体管或其它组件等中间组件。在一些情况下，可例如使用例如开关或晶体管等一或多个中间组件将所连接组件之间的信号流动中断一段时间。

术语“耦合”指代从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法经由导电路径在组件之间传送，在闭路关系中，信号能够经由导电路径在组件之间传送。当例如控制器等组件将其它组件耦合在一起时，组件起始允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。

术语“隔离”指代信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，则组件彼此隔离。举例来说，由定位在两个组件之间的开关间隔开的所述组件在开关断开时彼此隔离。当控制器隔离两个组件时，控制器实现以下改变：防止信号使用先前准许信号流动的导电路径在组件之间流动。

如本文中所使用，术语“大体上”是指经修饰特性(例如，由术语大体上修饰的动词或形容词)不必绝对但足够接近以便实现特性的优点。

本文所论述的包含存储器阵列的装置可形成在例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可以在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂手段来执行掺杂。

本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)，并且包括包含源极、漏极和栅极的三端装置。端子可经由例如金属等导电材料连接到其它电子元件。源极和漏极可为导电的，且可包括重度掺杂(例如简并)的半导体区。源极及漏极可由轻度掺杂的半导体区或沟道间隔开。如果沟道是n型(即，多数载流子为信号)，则FET可称为n型FET。如果沟道是p型(即，多数载流子为电穴)，则FET可被称作p型FET。沟道可以由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“解除激活”。

本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。具体实施方式包含提供对所描述技术的理解的特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些情况下，以框图形式展示众所周知的结构及装置以免混淆所描述实例的概念。

在附图中，类似组件或特征可具有相同的参考标记。此外，通过在参考标记后跟虚线和第二标记可以区分相同类型的各种组件，这些虚线和第二标记在相似组件当中予以区分。如果在说明书中仅使用第一参考标记，则描述内容适用于具有相同第一参考标记的类似组件中的任一个，而与第二参考标记无关。

可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。

结合本文的公开内容所描述的各种说明性块和模块可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器；但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器结合DSP核心，或任何其它这类配置)。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或代码存储于计算机可读介质上或经由计算机可读介质发射。其它实例及实施方案在本公开及所附权利要求书的范围内。举例来说，归因于软件的性质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任一个的组合执行的软件实施。实施功能的特征也可在物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”等短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C，或者AB或AC或BC，或者ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为指代封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式来解释。

计算机可读介质包含非暂时性计算机存储介质以及通信介质两者，所述通信介质包含促进将计算机程序从一处传递到另一处的任何介质。非暂时性存储介质可以是可由通用或专用计算机存取的任何可用介质。借助于实例而非限制，非暂时性计算机可读介质可以包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性介质。并且，适当地将任何连接称作计算机可读介质。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技术从网站、服务器或其它远程源发射软件，则所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技术包含在介质的定义中。如本文所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘使用激光以光学方式再现数据。以上各者的组合也包含在计算机可读介质的范围内。

提供本文中的描述以使所属领域技术人员能够制造或使用本公开。对本公开的各种修改对所属领域的技术人员来说将是显而易见的，且本文所定义的一般原理可在不脱离本公开的范围的情况下应用于其它变体。因此，本公开不限于本文描述的实例和设计，而是应被赋予与本文公开的原理和新颖特征一致的最宽范围。

Claims (24)

1.一种方法，其包括：

经由多个数据线从控制器接收待写入到存储器装置的存储器单元阵列的数据；

由所述存储器装置经由与所述控制器耦合的错误检测码EDC线接收经由所述多个数据线接收的所述数据的校验和信息；

由所述存储器装置至少部分地基于所述校验和信息检测所述数据中的错误；以及

至少部分地基于检测到所述错误向所述控制器发射指示所述数据中的所述错误的发射故障信息。

2.根据权利要求1所述的方法，其进一步包括：

生成经由所述多个数据线的每一数据线接收的所述数据的校验和；以及

将所接收数据的所生成校验和与所接收校验和信息进行比较，其中检测所述错误是至少部分地基于将所述所接收数据的所述所生成校验和与所述所接收校验和信息进行比较。

3.根据权利要求2所述的方法，其进一步包括：

至少部分地基于将所述所生成校验和与所述所接收校验和信息进行比较而确定所述所生成校验和与所述所接收校验和信息之间的差异，其中检测所述所接收数据中的所述错误是至少部分地基于所述所生成校验和与所述所接收校验和信息之间的所确定差异。

4.根据权利要求1所述的方法，其进一步包括：

经由与所述控制器耦合的第一线路发射所述发射故障信息，所述第一线路不同于所述EDC线。

5.根据权利要求4所述的方法，其进一步包括：

至少部分地基于经由所述第一线路发射的所述发射故障信息阻止使用所述EDC线将信号发射到所述控制器。

6.根据权利要求1所述的方法，其进一步包括：

经由与所述控制器耦合的第二线路发射时钟信号，所述第二线路不同于所述EDC线，其中所述时钟信号具有低于所述所接收数据的第二频率的第一频率。

7.根据权利要求6所述的方法，其中所述时钟信号包括低摆幅差分信号或保持型式或两者。

8.根据权利要求1所述的方法，其进一步包括：

经由与所述控制器耦合的第一线路发射所述发射故障信息，所述第一线路不同于所述EDC线，其中所述发射故障信息使用第一调制方案发射；以及

经由与所述控制器耦合的所述第一线路发射时钟信号，其中所述时钟信号使用不同于所述第一调制方案的第二调制方案发射。

9.根据权利要求8所述的方法，其中所述时钟信号包括保持型式。

10.根据权利要求1所述的方法，其进一步包括：

至少部分地基于指示所述错误的所述发射故障信息从所述控制器接收待写入到所述存储器单元阵列的所述数据的重传。

11.根据权利要求1所述的方法，其进一步包括：

发射指示所述所接收数据中检测到的错误的逻辑值。

12.一种方法，其包括：

经由多个数据线从控制器接收待写入到存储器装置的存储器单元阵列的数据；

由所述存储器装置确定用于发射所述数据的校验和的定时偏移；以及

在根据所述定时偏移移位的发射时间处向所述控制器发射所述校验和。

13.根据权利要求12所述的方法，其进一步包括：

从一或多个预先配置的定时偏移选择所述定时偏移，其中每一预先配置的定时偏移至少部分地基于所述存储器装置处的操作条件。

14.根据权利要求13所述的方法，其进一步包括：

在初始化序列期间接收设定所述一或多个预先配置的定时偏移的配置信息，其中从所述一或多个预先配置的定时偏移选择所述定时偏移是至少部分地基于所述配置信息。

15.根据权利要求13所述的方法，其进一步包括：

将所述一或多个预先配置的定时偏移存储在由所述控制器配置的模式寄存器中。

16.根据权利要求13所述的方法，其中所述操作条件包括数据终止状态或驱动器强度或两者。

17.一种方法，其包括：

经由与存储器装置耦合的多个数据线发射待写入到存储器单元阵列的数据；

经由与所述存储器装置耦合的错误检测码EDC线发射所发射数据的校验和信息；以及

至少部分地基于所发射的校验和信息从所述存储器装置接收指示所述数据中的错误的发射故障信息。

18.根据权利要求17所述的方法，其进一步包括：

经由与所述存储器装置耦合的第一线路接收所述发射故障信息，所述第一线路不同于所述EDC线。

19.根据权利要求17所述的方法，其进一步包括：

经由与所述存储器装置耦合的第二线路接收时钟信号，所述第二线路不同于所述EDC线，其中所述时钟信号具有不同于所接收数据的第二频率的第一频率。

20.根据权利要求17所述的方法，其进一步包括：

至少部分地基于指示所述错误的所述发射故障信息重传待写入到所述存储器单元阵列的所述数据。

21.根据权利要求17所述的方法，其进一步包括：

经由与所述存储器装置耦合的第一线路接收所述发射故障信息和时钟信号，所述方法进一步包括：

使用第一调制方案解码所述发射故障信息；以及

使用不同于所述第一调制方案的第二调制方案解码所述时钟信号。

22.一种装置，其包括：

存储器单元阵列；

接收器，其与多个数据线和错误检测码EDC线耦合，所述接收器被配置成经由所述多个数据线接收待写入到所述存储器单元阵列的数据，且接收关于经由所述多个数据线接收的数据的校验和信息；

比较器，其被配置成至少部分地基于所述校验和信息检测所述数据中的错误；以及

一或多个线路，其与控制器耦合且被配置成发射时钟信号或指示所述数据中检测到的错误的发射故障信息，所述一或多个线路不同于所述EDC线。

23.根据权利要求22所述的装置，其进一步包括：

第一发射器，其与所述一或多个线路中的第一线路耦合，所述第一发射器被配置成经由所述一或多个线路中的所述第一线路发射所述发射故障信息。

24.根据权利要求22所述的装置，其进一步包括：

时钟；以及

第二发射器，其与所述一或多个线路中的第二线路耦合，所述第二发射器被配置成经由所述一或多个线路发射来自所述时钟的信号。

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