CN112582476A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN112582476A
CN112582476A CN202011432877.XA CN202011432877A CN112582476A CN 112582476 A CN112582476 A CN 112582476A CN 202011432877 A CN202011432877 A CN 202011432877A CN 112582476 A CN112582476 A CN 112582476A
Authority
CN
China
Prior art keywords
dielectric layer
forming
sides
grid structure
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011432877.XA
Other languages
English (en)
Other versions
CN112582476B (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Manufacturing EDA Co Ltd
Original Assignee
Advanced Manufacturing EDA Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Manufacturing EDA Co Ltd filed Critical Advanced Manufacturing EDA Co Ltd
Priority to CN202011432877.XA priority Critical patent/CN112582476B/zh
Publication of CN112582476A publication Critical patent/CN112582476A/zh
Application granted granted Critical
Publication of CN112582476B publication Critical patent/CN112582476B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Abstract

一种半导体器件及其形成方法，所述方法包括：提供半导体衬底；在所述半导体衬底的表面形成栅极结构；形成第一介质层，所述第一介质层位于所述栅极结构的两侧，且所述第一介质层的顶部表面低于所述栅极结构的顶部表面；形成第二介质层，所述第二介质层位于所述第一介质层的表面以及位于所述栅极结构的顶部两侧，且所述第二介质层的宽度小于所述第一介质层的宽度；去除所述第一介质层，以暴露出所述第二介质层下方的栅极结构的侧壁表面；形成源漏外延区，所述源漏外延区位于所述第二介质层的两侧以及所述第二介质层下方的栅极结构的两侧。本发明可以有效降低工艺复杂度和生产成本，提高生产稳定性和器件性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸，以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到纳米级别时，半导体器件的制备受到各种物理极限的限制。具体而言，当半导体器件的尺寸降到纳米级别时，器件中栅极的沟道尺寸也相应缩小，半导体器件的短沟道效应也越来越严重。
在现有的一种半导体器件的形成工艺中，采用外延生长的方式，在栅极结构的两侧形成源漏外延区(Epitaxy，又称为EPI)，以实现传统工艺中的源漏掺杂区的功能。其中，在栅极结构的顶部两侧的源漏外延区的宽度小于栅极结构底部两侧的源漏外延区的宽度(如台阶形状)，能够有效控制寄生电容的产生。
然而，在现有的形成源漏外延区的技术中，工艺整合复杂度和生产成本均较高。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，可以有效降低工艺复杂度和生产成本，提高生产稳定性和器件性能。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供半导体衬底；在所述半导体衬底的表面形成栅极结构；形成第一介质层，所述第一介质层位于所述栅极结构的两侧，且所述第一介质层的顶部表面低于所述栅极结构的顶部表面；形成第二介质层，所述第二介质层位于所述第一介质层的表面以及位于所述栅极结构的两侧，且所述第二介质层的宽度小于所述第一介质层的宽度；去除所第一介质层，以暴露出所述第二介质层下方的栅极结构的侧壁表面；形成源漏外延区，所述源漏外延区位于所述第二介质层的两侧以及所述第二介质层下方的栅极结构的两侧。
可选的，形成第一介质层包括：形成初始第一介质层，所述初始第一介质层覆盖所述栅极结构；对所述初始第一介质层进行平坦化；对所述初始第一介质层进行刻蚀，以形成第一介质层。
可选的，所述第一介质层与所述第二介质层的刻蚀比大于预设阈值。
可选的，所述第一介质层的材料选自：SiCN、氧化硅以及氮化硅；和/或，所述第二介质层的材料选自：氧化硅以及氮化硅；其中，所述第一介质层的材料不同于所述第二介质层的材料。
可选的，形成第二介质层包括：形成初始第二介质层，所述初始第二介质层覆盖所述栅极结构以及所述第一介质层；对所述初始第二介质层进行刻蚀，以形成第二介质层。
可选的，所述第二介质层的顶部表面与所述栅极结构的顶部表面齐平。
可选的，所述源漏外延区的顶部表面低于所述栅极结构的顶部表面。
可选的，在所述半导体衬底的表面形成栅极结构包括：形成侧墙，所述侧墙位于所述栅极结构的两侧；其中，所述第一介质层以及所述第二介质层位于所述侧墙的两侧。
为解决上述技术问题，本发明实施例提供一种半导体器件，包括：半导体衬底；栅极结构，位于所述半导体衬底的表面；第二介质层，位于所述栅极结构的两侧；源漏外延区，位于所述第二介质层的两侧以及所述第二介质层下方的栅极结构的两侧；其中，所述源漏外延区是在去除第一介质层，以暴露出所述第二介质层下方的栅极结构的侧壁表面之后形成的；所述第一介质层是在形成第二介质层之前形成的，所述第一介质层位于所述栅极结构的两侧，且所述第一介质层的顶部表面低于所述栅极结构的顶部表面；所述第二介质层位于所述第一介质层的表面且所述第二介质层的宽度小于所述第一介质层的宽度。
可选的，所述第二介质层的顶部表面与所述栅极结构的顶部表面齐平。
可选的，所述源漏外延区的顶部表面低于所述栅极结构的顶部表面。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，通过先形成第一介质层作为牺牲层，可以在需要形成源漏外延区的区域先形成第一介质层，从而在去除第一介质层后，仅需要单次外延生长工艺即可形成具有台阶形状的源漏外延区，相比于现有技术中，需要两次外延生长工艺才能形成具有台阶形状的源漏外延区，采用本发明实施例的方案，可以有效降低工艺复杂度和生产成本，提高生产稳定性和器件性能。进一步地，本发明实施例中的技术方案，与现有技术中的生产工艺完全兼容，无需引入额外的机台及耗材，无制造污染的风险。
进一步，在本发明实施例中，通过设置所述第一介质层与所述第二介质层的刻蚀比大于预设阈值，可以在形成第二介质层之后，刻蚀位于所述第二介质层下方的第一介质层时，对需要保留的第二介质层进行有效保护。
进一步，所述第一介质层的材料不同于所述第二介质层的材料，有助于在形成第二介质层之后，刻蚀位于所述第二介质层下方的第一介质层时，避免对需要保留的第二介质层产生伤害。
进一步，所述第二介质层的顶部表面与所述栅极结构的顶部表面齐平，从而可以采用所述栅极结构(包含侧墙)的顶部表面作为平坦化工艺的停止层，有助于降低工艺复杂度。
进一步，所述源漏外延区的顶部表面低于所述栅极结构的顶部表面，从而可以根据具体需求生长适当高度的源漏外延区，降低生产成本。
附图说明
图1至图4是现有技术中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图；
图5是本发明实施例中一种半导体器件的形成方法的流程图；
图6至图11是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
具体实施方式
如前所述，在现有的一种半导体器件的形成工艺中，采用外延生长的方式，在栅极结构的两侧形成源漏外延区，以实现传统工艺中的源漏掺杂区的功能。其中，在栅极结构的顶部两侧的源漏外延区的宽度小于栅极结构底部两侧的源漏外延区的宽度(如台阶形状)，能够有效控制寄生电容的产生。然而，在现有的形成源漏外延区的技术中，工艺整合复杂度高，生产成本也高。
图1至图4是现有技术中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
参照图1，提供半导体衬底100，在所述半导体衬底的表面形成栅极结构110。
其中，所述栅极结构110可以包括栅介质层、栅极材料层和栅硬掩模材料等常规结构，所述栅介质层可以位于所述半导体衬底的表面，所述栅极材料层可以位于所述栅介质层的表面。
进一步地，所述栅极结构110还可以包括侧墙(Spacer)120，所述侧墙120位于所述栅极结构110的两侧，用于对所述栅极结构110的内部结构进行保护。
进一步地，所述栅极材料可以采用多晶硅(Poly)材料，还可以采用高K值金属栅(High-K metal gate)材料，以满足多种半导体器件的需要。
参照图2，形成第一源漏外延区130，所述第一源漏外延区130位于所述栅极结构110的两侧，且所述第一源漏外延区130的顶部表面低于所述栅极结构110的顶部表面。
具体地，可以采用外延生长的方式，在栅极结构的底部两侧形成第一源漏外延区，即所述第一源漏外延区130。
需要指出的是，如果在图2中直接生成与栅极结构110的顶部表面齐平的第一源漏外延区130，则容易形成较大的寄生电容，器件性能及稳定性优化受限。
在现有的一种具体应用中，为了控制寄生电容，需要采用较厚的侧墙110，会导致栅极和源极、漏极之间的距离较大，容易产生电性能问题，导致半导体器件性能难以满足需求。
参照图3，形成介质层140，所述介质层140位于所述第一源漏外延区130的表面以及位于所述栅极结构110的两侧。
如图所示，所述介质层140可以位于所述栅极结构110的顶部两侧，具体地，可以位于所述栅极结构110的上半部分的两侧；第一源漏外延区130可以位于所述栅极结构110的底部两侧，具体地，可以位于所述栅极结构110的下半部分的两侧。其中，所述栅极结构110的上半部分与下半部分之间的比例可以根据具体需要进行设置，此处不做限制。
具体地，所述介质层140的宽度小于所述第一源漏外延区130的宽度，从而可以在后续形成第二源漏外延区后，使得第二源漏外延区的宽度小于第一源漏外延区130的宽度，也即实现源漏外延区的台阶形状。
其中，所述宽度的方向平行于所述半导体器件的沟道的方向。
参照图4，形成第二源漏外延区150，所述源漏外延区位于所述第一源漏外延区130的表面，且位于所述介质层140的两侧。
在现有技术中，源漏外延区包括第一源漏外延区130与所述第二源漏外延区150，且具有台阶形状。
本发明的发明人经过研究发现，在现有技术中，至少需要采用两次外延生长工艺才能形成具有台阶形状的源漏外延区。
具体地，需要先采用第一次外延生长工艺，形成底部台阶区域的源漏外延区，然后形成位于所述栅极结构的顶部两侧的预设区域的介质层，然后采用第一次外延生长工艺，形成顶部台阶区域的源漏外延区。
由于外延生长工艺的工艺耗时较长，工艺复杂度较高，且成品良率较低，容易发生报废现象，导致采用两次外延生长工艺的工艺整合复杂度和生产成本均较高。
在本发明实施例中，通过先形成第一介质层作为牺牲层，可以在需要形成源漏外延区的区域先形成第一介质层，从而在去除第一介质层后，仅需要单次外延生长工艺即可形成具有台阶形状的源漏外延区，相比于现有技术中，需要两次外延生长工艺才能形成具有台阶形状的源漏外延区，采用本发明实施例的方案，可以有效降低工艺复杂度和生产成本，提高生产稳定性和器件性能。进一步地，本发明实施例中的技术方案，与现有技术中的生产工艺完全兼容，无需引入额外的机台及耗材，无制造污染的风险。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图5，图5是本发明实施例中一种半导体器件的形成方法的流程图。所述半导体器件的形成方法可以包括步骤S51至步骤S56：
步骤S51：提供半导体衬底；
步骤S52：在所述半导体衬底的表面形成栅极结构；
步骤S53：形成第一介质层，所述第一介质层位于所述栅极结构的两侧，且所述第一介质层的顶部表面低于所述栅极结构的顶部表面；
步骤S54：形成第二介质层，所述第二介质层位于所述第一介质层的表面以及位于所述栅极结构的顶部两侧，且所述第二介质层的宽度小于所述第一介质层的宽度；
步骤S55：去除所第一介质层，以暴露出所述第二介质层下方的栅极结构的侧壁表面；
步骤S56：形成源漏外延区，所述源漏外延区位于所述第二介质层的两侧以及所述第二介质层下方的栅极结构的两侧。
下面结合图6至图11对上述各个步骤进行说明。
图6至图11是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
参照图6，提供半导体衬底200，在所述半导体衬底的表面形成栅极结构210。
其中，所述半导体衬底200可以为硅衬底，或者所述半导体衬底200的材料还可以包括锗、锗化硅、碳化硅、砷化镓或镓化铟，所述半导体衬底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述栅极结构210可以包括栅介质层、栅极材料层和栅硬掩模材料等常规结构，所述栅介质层可以位于所述半导体衬底的表面，所述栅极材料层可以位于所述栅介质层的表面。
进一步地，在所述半导体衬底200的表面形成栅极结构210的步骤可以包括：形成侧墙220，所述侧墙220位于所述栅极结构210的两侧；其中，后续形成的所述第一介质层231以及所述第二介质层240可以位于所述侧墙220的两侧。
具体地，所述栅极结构210还可以包括侧墙220，所述侧墙220位于所述栅极结构210的两侧，用于对所述栅极结构210的内部结构进行保护。
进一步地，所述栅极材料可以采用多晶硅材料，还可以采用高K值金属栅材料，以满足多种半导体器件的需要。
参照图7，形成初始第一介质层230，所述初始第一介质层230位于所述栅极结构210的两侧。
参照图8，对所述初始第一介质层230进行刻蚀，以形成所述第一介质层231，且所述第一介质层231的顶部表面低于所述栅极结构210的顶部表面。
进一步地，所述第一介质层231的材料可以选自：氮碳化硅(SiCN)、氧化硅以及氮化硅。
需要指出的是，所述第一介质层231可以为单种材料，例如上述三种材料中的一种；所述第一介质层231还可以为多种材料堆叠而成的材料，例如可以为氧化硅以及氮化硅的堆叠层，以减轻对晶圆的应力。
其中，所述氧化硅例如可以为SiO2，所述氮化硅例如可以为Si3N4。
进一步地，形成第一介质层231的步骤可以包括：形成初始第一介质层230，所述初始第一介质层230覆盖所述栅极结构110；对所述初始第一介质层230进行平坦化；对所述初始第一介质层230进行刻蚀，以形成所述第一介质层231。
更进一步地，所述第一介质层231的顶部表面可以与所述栅极结构210的顶部表面齐平，从而可以采用所述栅极结构(包含侧墙)210的顶部表面作为平坦化工艺的停止层，有助于降低工艺复杂度。
参照图9，形成第二介质层240，所述第二介质层240位于所述第一介质层231的表面以及位于所述栅极结构210的两侧。
如图所示，所述第二介质层240可以位于所述栅极结构210的顶部两侧，具体地，可以位于所述栅极结构210的上半部分的两侧；第一介质层231可以位于所述栅极结构210的底部两侧，具体地，可以位于所述栅极结构210的下半部分的两侧。其中，所述栅极结构210的上半部分与下半部分之间的比例可以根据具体需要进行设置，此处不做限制。
具体地，所述第二介质层240的宽度小于所述第一介质层231的宽度，从而可以在后续形成源漏外延区后，使得源漏外延区的宽度小于第一介质层231的宽度，也即实现源漏外延区的台阶形状。
其中，所述宽度的方向平行于所述半导体器件的沟道方向。
进一步地，所述第二介质层240的材料可以选自：氧化硅以及氮化硅。
需要指出的是，所述第二介质层240可以为单种材料，例如上述两种材料中的一种；所述第二介质层240还可以为多种材料堆叠而成的材料，例如可以为氧化硅以及氮化硅的堆叠层，以减轻对晶圆的应力。
更进一步地，所述第一介质层231的材料不同于所述第二介质层240的材料。
在一种非限制性的实施例中，可以设置所述第一介质层231的材料为氧化硅，设置第二介质层240的材料为SiCN。
在本发明实施例中，通过设置所述第一介质层231的材料不同于所述第二介质层240的材料，有助于在形成第二介质层240之后，刻蚀位于所述第二介质层240下方的第一介质层231时，避免对需要保留的第二介质层240产生伤害。
更进一步地，所述第一介质层231与所述第二介质层240的刻蚀比可以大于预设阈值。
在本发明实施例中，通过设置所述第一介质层231与所述第二介质层240的刻蚀比大于预设阈值，可以在形成第二介质层240之后，刻蚀位于所述第二介质层240下方的第一介质层231时，对需要保留的第二介质层240进行有效保护。
进一步地，形成第二介质层240的步骤可以包括：形成初始第二介质层(图未示)，所述初始第二介质层覆盖所述栅极结构以及所述第一介质层231；对所述初始第二介质层进行平坦化；对所述初始第二介质层进行刻蚀，以形成所述第二介质层240。
更进一步地，所述第二介质层240的顶部表面与所述栅极结构210的顶部表面齐平。
在本发明实施例中，通过设置所述第二介质层240的顶部表面与所述栅极结构210的顶部表面齐平，从而可以采用所述栅极结构(包含侧墙)210的顶部表面作为平坦化工艺的停止层，有助于降低工艺复杂度。
需要指出的是，在本申请实施例中，还可以不采用平坦化的步骤，例如可以采用自对准刻蚀工艺实现。
参照图10，去除所第一介质层231，以暴露出所述第二介质层240下方的栅极结构210的侧壁表面。
可以理解的是，所述第二介质层240下方的栅极结构210的侧壁表面可以为所述栅极结构210的侧墙220的侧壁表面。
参照图11，形成源漏外延区250，所述源漏外延区250位于所述第二介质层240的两侧以及所述第二介质层240下方的栅极结构210的两侧。
具体地，可以采用外延生长的方式，形成源漏外延区，即所述源漏外延区250。由于所述源漏外延区250是一体化形成的，工艺复杂度和生产成本较低。
需要指出的是，由于在现有技术中，生长第二源漏外延区之前，还需要采用回刻(Etch-back)工艺和清洗(Clean)工艺对第一源漏外延区进行表面处理，因此会对第一源漏外延区产生一定厚度的损伤。也即在本申请实施例中，生长更薄的源漏外延区即可得到现有技术中的源漏外延区厚度，进一步降低了生成成本。
进一步地，所述源漏外延区250的顶部表面可以低于所述栅极结构210的顶部表面。
在本发明实施例中，通过设置所述源漏外延区250的顶部表面可以低于所述栅极结构210的顶部表面，从而可以根据具体需求生长适当高度的源漏外延区，降低生产成本。
在本发明实施例中，通过先形成第一介质层231作为牺牲层，可以在需要形成源漏外延区的区域先形成第一介质层231，从而在去除第一介质层231后，仅需要单次外延生长工艺即可形成具有台阶形状的源漏外延区，相比于现有技术中，需要两次外延生长工艺才能形成具有台阶形状的源漏外延区，采用本发明实施例的方案，可以有效降低工艺复杂度和生产成本，提高生产稳定性和器件性能。进一步地，本发明实施例中的技术方案，与现有技术中的生产工艺完全兼容，无需引入额外的机台及耗材，无制造污染的风险。
在本申请实施例中，还公开了一种半导体器件，结合参照图9和图11，包括：半导体衬底200；栅极结构210，位于所述半导体衬底200的表面；第二介质层240，位于所述栅极结构210的顶部两侧；源漏外延区250，位于所述第二介质层240的两侧以及所述第二介质层240下方的栅极结构210的两侧；其中，所述源漏外延区250是在去除第一介质层231，以暴露出所述第二介质层240下方的栅极结构的侧壁表面之后形成的；所述第一介质层231是在形成第二介质层240之前形成的，所述第一介质层231位于所述栅极结构210的两侧，且所述第一介质层231的顶部表面低于所述栅极结构的顶部表面；所述第二介质层240位于所述第一介质层的表面且所述第二介质层240的宽度小于所述第一介质层231的宽度。
进一步地，所述第二介质层240的顶部表面可以与所述栅极结构210的顶部表面齐平。
进一步地，所述源漏外延区250的顶部表面可以低于所述栅极结构210的顶部表面。
关于该半导体器件的原理、具体实现和有益效果请参照前文描述的关于半导体器件的形成方法的相关描述，此处不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底的表面形成栅极结构；
形成第一介质层，所述第一介质层位于所述栅极结构的两侧，且所述第一介质层的顶部表面低于所述栅极结构的顶部表面；
形成第二介质层，所述第二介质层位于所述第一介质层的表面以及位于所述栅极结构的两侧，且所述第二介质层的宽度小于所述第一介质层的宽度；
去除所第一介质层，以暴露出所述第二介质层下方的栅极结构的侧壁表面；
形成源漏外延区，所述源漏外延区位于所述第二介质层的两侧以及所述第二介质层下方的栅极结构的两侧。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第一介质层包括：
形成初始第一介质层，所述初始第一介质层覆盖所述栅极结构；
对所述初始第一介质层进行平坦化；
对所述初始第一介质层进行刻蚀，以形成第一介质层。
3.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，所述第一介质层与所述第二介质层的刻蚀比大于预设阈值。
4.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，所述第一介质层的材料选自：SiCN、氧化硅以及氮化硅；
和/或，
所述第二介质层的材料选自：氧化硅以及氮化硅；
其中，所述第一介质层的材料不同于所述第二介质层的材料。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第二介质层包括：
形成初始第二介质层，所述初始第二介质层覆盖所述栅极结构以及所述第一介质层；
对所述初始第二介质层进行刻蚀，以形成第二介质层。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二介质层的顶部表面与所述栅极结构的顶部表面齐平。
7.根据权利要求1-2或5-6任一项所述的半导体器件的形成方法，其特征在于，所述源漏外延区的顶部表面低于所述栅极结构的顶部表面。
8.根据权利要求2所述的半导体器件的形成方法，其特征在于，在所述半导体衬底的表面形成栅极结构包括：
形成侧墙，所述侧墙位于所述栅极结构的两侧；
其中，所述第一介质层以及所述第二介质层位于所述侧墙的两侧。
9.一种半导体器件，其特征在于，包括：
半导体衬底；
栅极结构，位于所述半导体衬底的表面；
第二介质层，位于所述栅极结构的两侧；
源漏外延区，位于所述第二介质层的两侧以及所述第二介质层下方的栅极结构的两侧；
其中，所述源漏外延区是在去除第一介质层，以暴露出所述第二介质层下方的栅极结构的侧壁表面之后形成的；
所述第一介质层是在形成第二介质层之前形成的，所述第一介质层位于所述栅极结构的两侧，且所述第一介质层的顶部表面低于所述栅极结构的顶部表面；
所述第二介质层位于所述第一介质层的表面且所述第二介质层的宽度小于所述第一介质层的宽度。
10.根据权利要求9所述的半导体器件，其特征在于，所述第二介质层的表面与所述栅极结构的顶部表面齐平。
CN202011432877.XA 2020-12-09 2020-12-09 半导体器件及其形成方法 Active CN112582476B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011432877.XA CN112582476B (zh) 2020-12-09 2020-12-09 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011432877.XA CN112582476B (zh) 2020-12-09 2020-12-09 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN112582476A true CN112582476A (zh) 2021-03-30
CN112582476B CN112582476B (zh) 2022-05-06

Family

ID=75130583

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011432877.XA Active CN112582476B (zh) 2020-12-09 2020-12-09 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN112582476B (zh)

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5710054A (en) * 1996-08-26 1998-01-20 Advanced Micro Devices, Inc. Method of forming a shallow junction by diffusion from a silicon-based spacer
JP2002231942A (ja) * 2000-11-28 2002-08-16 Toshiba Corp 半導体装置及びその製造方法
US20030234422A1 (en) * 2002-06-20 2003-12-25 Micron Technology, Inc. Methods of fabricating a dielectric plug in mosfets to suppress short-channel effects
US20040217430A1 (en) * 2003-05-01 2004-11-04 Chu Jack Oon High performance FET devices and methods therefor
CN1898785A (zh) * 2003-10-24 2007-01-17 英特尔公司 外延沉积的源极/漏极
US20090117693A1 (en) * 2007-11-07 2009-05-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20130032864A1 (en) * 2011-08-05 2013-02-07 Globalfoundries Inc Transistor with boot shaped source/drain regions
US20140045315A1 (en) * 2012-08-10 2014-02-13 Imec Methods for manufacturing a field-effect semiconductor device
CN103718301A (zh) * 2011-08-04 2014-04-09 国际商业机器公司 外延延伸部cmos晶体管
CN106328707A (zh) * 2015-07-06 2017-01-11 中芯国际集成电路制造(上海)有限公司 晶体管及其制作方法
US20170040449A1 (en) * 2015-08-03 2017-02-09 Semiwise Limited Reduced Local Threshold Voltage Variation MOSFET Using Multiple Layers of Epi for Improved Device Operation
US20190051565A1 (en) * 2017-08-10 2019-02-14 Globalfoundries Inc. Cmos devices and manufacturing method thereof

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5710054A (en) * 1996-08-26 1998-01-20 Advanced Micro Devices, Inc. Method of forming a shallow junction by diffusion from a silicon-based spacer
JP2002231942A (ja) * 2000-11-28 2002-08-16 Toshiba Corp 半導体装置及びその製造方法
US20030234422A1 (en) * 2002-06-20 2003-12-25 Micron Technology, Inc. Methods of fabricating a dielectric plug in mosfets to suppress short-channel effects
US20040217430A1 (en) * 2003-05-01 2004-11-04 Chu Jack Oon High performance FET devices and methods therefor
CN1898785A (zh) * 2003-10-24 2007-01-17 英特尔公司 外延沉积的源极/漏极
US20090117693A1 (en) * 2007-11-07 2009-05-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN103718301A (zh) * 2011-08-04 2014-04-09 国际商业机器公司 外延延伸部cmos晶体管
US20130032864A1 (en) * 2011-08-05 2013-02-07 Globalfoundries Inc Transistor with boot shaped source/drain regions
US20140045315A1 (en) * 2012-08-10 2014-02-13 Imec Methods for manufacturing a field-effect semiconductor device
CN106328707A (zh) * 2015-07-06 2017-01-11 中芯国际集成电路制造(上海)有限公司 晶体管及其制作方法
US20170040449A1 (en) * 2015-08-03 2017-02-09 Semiwise Limited Reduced Local Threshold Voltage Variation MOSFET Using Multiple Layers of Epi for Improved Device Operation
US20190051565A1 (en) * 2017-08-10 2019-02-14 Globalfoundries Inc. Cmos devices and manufacturing method thereof

Also Published As

Publication number Publication date
CN112582476B (zh) 2022-05-06

Similar Documents

Publication Publication Date Title
CN109786458B (zh) 半导体器件及其形成方法
KR101653464B1 (ko) 기판 격리 및 도핑되지 않은 채널을 갖는 집적 회로 구조체 및 그 형성방법
CN102386230B (zh) 半导体组件及形成多位鳍状场效晶体管组件的方法
EP3534407B1 (en) Field effect transistor and manufacturing method therefor
US10748912B2 (en) Method for semiconductor device fabrication with improved source drain proximity
US9312258B2 (en) Strained silicon structure
US6291310B1 (en) Method of increasing trench density for semiconductor
TWI749363B (zh) 在閘極與源極/汲極接觸之間具有絕緣層的ｆｉｎｆｅｔ
CN101567320B (zh) 功率mos晶体管的制造方法
US20160086952A1 (en) Preventing epi damage for cap nitride strip scheme in a fin-shaped field effect transistor (finfet) device
US20170287723A1 (en) Semiconductor device and method for fabricating the same
CN111081546B (zh) 半导体结构及其形成方法
CN112582476B (zh) 半导体器件及其形成方法
CN109950311B (zh) 半导体结构及其形成方法
CN103632978B (zh) 半导体结构的形成方法
CN107452680B (zh) 半导体装置及其制造方法
US11152263B2 (en) Process method for cutting polysilicon gate of FinFET transistor
CN111383994B (zh) 半导体结构及其形成方法
US9401310B2 (en) Method to form trench structure for replacement channel growth
CN113851530A (zh) 鳍式半导体器件及其制备方法
CN108155100B (zh) 半导体器件的形成方法
US11749566B2 (en) Inner filler layer for multi-patterned metal gate for nanostructure transistor
US20230115949A1 (en) Manufacturing method of semiconductor structure
CN107516635A (zh) 鳍式场效应晶体管及其形成方法
CN117476764A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant