CN112564672A

CN112564672A - 基于秘密比特信息嵌入系统低复杂度fir滤波器的可重构架构

Info

Publication number: CN112564672A
Application number: CN202011430880.8A
Authority: CN
Inventors: 吴佩佩; 陈佳嘉
Original assignee: Nanjing University of Aeronautics and Astronautics
Current assignee: Nanjing University of Aeronautics and Astronautics
Priority date: 2020-11-18
Filing date: 2020-12-07
Publication date: 2021-03-26

Abstract

本发明提出一种基于秘密比特信息嵌入系统低复杂度有限长单位冲激响应(FIR)滤波器可重构新架构。所述FIR滤波器可重构新架构基于转置直接形式FIR滤波器结构，旨在减少可重构FIR滤波器的面积与时延消耗。首先对系数的量值进行正则有符号系数(CSD)编码，对CSD进一步划分成六个子表达式(CS)的组合；通过对CS的共享，选择，移位，加(减)来代替乘法运算。最后利用选择延时相加(减)单元连接上一抽头与下一抽头，实现可重构FIR滤波器。该发明有效减少LUT消耗数量且降低了系统时延。

Description

基于秘密比特信息嵌入系统低复杂度FIR滤波器的可重构架构

技术领域

本发明涉及FIR滤波器的可重构架构技术领域，具体涉及一种基于秘密比特信息嵌入系统低复杂度FIR滤波器的可重构架构。

背景技术

许多应用中，发送方传给接收方的除了数据信息还有秘密信息。只有指定的接收方才能获取秘密信息，而其他普通接收者也能正常接收数据信息。这些秘密信息可能是水印，认证标签，产品ID或动态频谱接入的频谱许可证。在这些情况下，秘密信息应该嵌入到传输过程中，以便更好的隐藏秘密信息。如果把秘密信息放在一个单独的通道来传输，这违背了水印的目的。因此，通常秘密信息是嵌入在无线通信系统的物理层。这个嵌入过程应满足以下标准：

(1)隐蔽性：普通接收者不能发现水印传输与非水印传输的不同。

(2)在底层通信系统的误码率(BER)方面，性能没有下降。

(3)吞吐量(带宽或每次传输的比特数)没有降低。

(4)透明性：无论秘密信息是否嵌入，普通接收者都能以正常的方式操作和恢复数据。

(5)兼容性：可以被大多数系统兼容。

当一个信号在有限带宽的信道中传输时，在时域会有拖尾，如果拖尾在其它符号抽样处不为0，则造成码间干扰(ISI)。根据奈奎斯特准则，使用一个脉冲响应在采样时间的整数倍上具有零值样本的低通滤波器，可以消除码间干扰。一个常用奈奎斯特滤波器是使用一个升余弦窗口，并将这个滤波器分裂成两个根提升余弦(RRC)过滤器，一个放在发送发，另一个放在接收方。一个典型的无线通信系统采用固定系数的RRC滤波器作为发送方的脉冲整形滤波器，在接收方使用相同的RRC滤波器(由于系数的对称性) 作为匹配滤波器。令升余弦滤波器的阶数为N，两个RRC滤波器用h表示，于是有 g＝h*h，其中*表示卷积运算。理想情况下：

g(a×i)＝0,i＝0～2N/a,i≠N/a (1)

其中a为RRC滤波器设计中的上抽样因子。实际中，总是存在一些有限的ISI，即g(a×i)≈0。考虑到系数对称且假设每个调制符号的值的概率相等，由ISI引起的信噪比(SNR)在特定的采样时刻可以近似为

保持接收机滤波器固定的同时，根据要嵌入的秘密改变发射机脉冲整形滤波器的频率响应。例如，用h₀传递秘密比特0，h₁传递秘密比特1。于是构成新的卷积，即 g_x＝h_x*h，其中g_x也应满足(1)式与(2)式(g_x替换g)。

在本发明中，h_x为与h长度相同，但滚降系数不同的RRC滤波器。只要满足 g_x(a×i)≈g(a×i)与较高的SNR_ST，发送方便可使用可变脉冲整形滤波器来嵌入秘密比特，且不影响接收机正常工作。仿真结果表明，该嵌入秘密比特方案具有隐蔽性、透明性和鲁棒性。该方案中，h_x为一个可重构FIR滤波器，滤波器系数需要在运行时根据输入秘密比特信息的不同进行重新配置。在通信和信号处理等应用中，可重构数字滤波器得到了广泛的应用。在设计可重构滤波器时，它的性能、功耗和逻辑资源利用率是要考虑的主要因素。这种结构增加了大量系数乘法器，提高了硬件成本和系统延迟。

发明内容

发明目的：为了避免可重构滤波器的高硬件成本和系统延迟这一问题，本发明设计一种基于秘密比特信息嵌入系统低复杂度FIR滤波器可重构新架构及其构成方法。

一个输入信号x(n)通过滤波器的输出y(n)可表示为，

其中h_i为第i阶系数，N为滤波器的总阶数，x(n-i)为采样时间(n-i)时刻的输入信号，y(n)为输出信号。本发明中，所使用的滤波器的系数取值范围在-1到1之间。系数以符号-量值形式表示，量值采用14位定点数进行数值运算。对于定点数的实现，每个系数的量值被量化为一个有限精度整数。例如h(i)＝0.0016，14位定点数即0.0016×2¹⁴≈26,用二进制表示，h(i)＝[0 0 0 0 0 0 0 0 0 1 1 0 1 0]。量化后的系数可以表示为多个幂次项的和：

b_i,j为h(i)中第j个二进制，b_i,j∈{0,1}，其中K_i是h(i)中非零数的数量，S_i,j∈{0,...,L-1}，L为字长。由此可得到，h(i)中非零数数量越小，乘法次数与加法次数随之减少。CSD编码常用于乘法运算中，因为CSD编码可以减少非零数的数量，从而大大减少了乘法器消耗的硬件面积。CSD编码从普通二进制的低位到高位，如果发现两个连续的1，便用10(-1)表示。即把11用0(-1)来替换，10(-1)中的最高位“1”进位到高位，因此14位二进制定点数用CSD编码应用15位存储。本发明将所有系数取绝对值，将系数符号位另外存储。0表示正数，1表示负数。将h(i)转换成CSD，即 h(i)＝[0 0 0 0 0 0 0 0 0 1 0 -1 0 1 0]。则

其中C_i,j为h(i)中第j个 CSD码，C_i,j∈{-1,0,1}，S_i,j∈{0,...,L-1}，L为字长。则y(n)可表示为

为了让方案的硬件占用资源更小，对CSD进一步划分成若干个子表达式(CS)。划分原则如下：(1)如果在两个非零位之间有一个零位，那么这三个位就被划分为一组。(2)如果两个非零位之间有一个以上的零位，那么这两个非零位就被分成两个不同的组。按照这样的分类，任何CSD形式的系数可以转换成六个CS的组合即[1 0 1]， [-1 0 -1]，[-1 0 1]，[1 0 -1]，[1]，和[-1]。结合实际硬件实现，加法和减法在运算中是等价，[1 0 1]和[-1 0-1]可以进一步合并为[1 0 1]。同理，对[1 0 -1]/[-1 0 1]和[1]/[-1]可以进一步合并为[1 0 -1]和[1]。在上述系数例子中，h(i)可以用两个CS进行分解，分别为[1 0 -1]和[1]。本发明中，一个系数最多存在四个CS。

该架构是基于转置直接形式FIR滤波器结构，其特征在于对滤波器系数进行正则有符号系数编码，并对其分成若干个子表达式，通过对子表达式的选择、移位与加减代替输入与滤波器系数的普通乘法，其包括查找表单元，预处理单元，处理器单元，选择延时相加单元。其功能分别如下所述。

查找表单元主要对滤波器系数进行处理，为处理器单元中选择器的选择信号与移位器的移位位数作准备。预处理单元包括一个2位移位器、一个加法器与一个减法器。输入信号通过一个2位移位器得到输入信号的移位信号，这个移位信号与输入信号通过加法器与减法器进行相加相减运算。输入信号、加法结果与减法结果作为预处理单元的输出。处理器单元对滤波器系数含有不同数量的子表达式对元器件使用数量会有所不同。当一个滤波器系数包括四个子表达式时，处理器单元包括四个5位四选一选择器，四个加法器或减法器，四个移位器。选择器的四路输入信号为预处理的三个输出与0。处理器单元的输出即预处理器单元的输入与滤波器系数相乘的结果。选择延时相加单元包括一个19位四选一选择器，一个加法器或减法器与一个延时器。选择器的输入为三个处理器单元的输出，输出与前一抽头的输出进行相加或相减。相加或相减结果经过延时器后作为下一抽头的输入。

查找表单元：将14位定点小数型的系数量值进行15位CSD编码，对15位CSD 进一步划分成三个CS，即[1 0 1]、[1 0 -1]和[1]的组合；并确定每一个CS的符号，以作为加法器或减法器的选择信号；且记录每一个CS的移位情况。最终以选择器，加(减) 法器的选择信号，可编程移位器的移位信号呈现。

预处理单元：该单元的主要任务是生成C_i,j，C_i,j∈{[1],[1 0 -1],[1 0 1]}。即将输入x转换成Z₁＝x、Z₂＝x-(x＞＞2)、Z₃＝x+(x＞＞2)三种形式。与其他传统架构相比，该预处理单元只需要一个2位移位器、一个加法器与一个减法器。

处理器单元：处理器单元为系统中最重要的处理单元，它的核心功能是实现系数乘法。将预处理单元生成的部分积(Z₁，Z₂，Z₃)分配到处理器单元中，对它进行移位和加(减)运算，最后完成系数乘法。

选择延时相加单元：连接上一抽头与下一抽头，实现可重构FIR滤波器。从乘法器输出的三个结果选择一个，经过延时相加(减)单元，完成可重构滤波器功能。

为解决重构滤波器的高硬件成本和系统延迟这一问题，大量研究者做了大量工作。有研究员通过递归将CSD形式的系数分解成[1 0 -1]、[-1 0 1]、[1 0 1]与[-1 0 -1]的组合。即将定点型系数分解为3×2^a、-3×2^a、5×2^a、-5×2^a的和。这被称之为扩展稀疏双基数系统(EDBNS)。对于任何整数，与CSD不同的是，EDBNS的表示并非独一无二的，因此文中使用算法获得最小EDBNS。即给定范围内的任何整数都可以用最少的双基项的和生成。根据此原则得到FIR滤波器可重构结构，该结构每一个选择器的输入不同，因此它的每完成一次乘法运算至少要用到三个选择器。且在该应用背景中，当x＝3 时，经过(x+x＜＜1)＜＜3后，输出为81，至少要7个二进制，加上符号位为8位，加法运算会相应的从本发明中的4个全加器和一个半加器变为7个全加器和一个半加器。相较于本发明，在同样应用背景下，EDBNS会占用更多的资源。

在FIR滤波器的16位系数中，作者统计分析各种CS的发生概率，提出一种新的处理单元结构，与其他传统FIR架构相比，该结构减少21％硅面积，运行速度提高14％。本发明以秘密比特信息嵌入系统为背景，进一步改进该设计，得到此发明。w位m选1 选择器的面积可近似为0.5×w×m×c_mux，其中c_mux是由应用集成电路(ASIC)技术和单元库确定的1位2选1选择器的面积。为了合理比较，将c_mux、半加器(HA)、与(OR) 或与非(NAND)门全部与全加器(FA)比较，得到

为了更清晰展示本发明的优势，特将本发明、普通乘法器、EDBNS与方案如下表所示，在秘密比特信息嵌入系统的背景下，进行理论上的比较。

表格1本发明与其它方案在理论上的比较

	本发明	普通乘法器	EDBNS	[4]
					1个CS	9.73FA	37.46FA	40.40FA	25.20FA
2个CS	19.47FA	37.46FA	80.80FA	25.20FA
					3个CS	29.20FA	37.46FA	121.20FA	50.40FA
4个CS	38.13FA	37.46FA	161.60FA	50.40FA

由表格1可以得到，本发明与其他方案在理论上的比较，含有一个、两个和三个 CS的系数都优于其他方案，而含有四个CS的系数仅高于普通乘法器0.67FA。在秘密比特信息嵌入系统的背景下，含有四个CS的系数在所有系数中所占比例仅为4.37％。因此该在秘密比特信息嵌入系统的背景下的发明，在面积消耗上，是远远优于其他方案的。

本发明的主要创新点总结如下：

1、在秘密比特信息嵌入系统背景下，针对可重构FIR滤波器结构，提出了一种新的结构，以实现逻辑资源的优化利用。

2、根椐每一个系数所含CS的数量，分配不同的用来实现乘法运算的处理器结构。尽可能的节约硬件消耗。

3、该处理器结构在模块化基础上容易级联，并可用于现场可编程门阵列(FPGA)或应用指定集成电路(ASIC)实现。

与现有技术相比，本发明具有以下优势：

1、本发明通过CS的分类，共享，再进行移位，相加来代替乘法运算。在ISE中运行结果，普通乘法器的LUT消耗数量为34，而滤波器系数中含有1个子表达式(CS)， LUT消耗数量为2；含有2个CS的LUT消耗数量为3；含有3个CS的LUT消耗数量为6；含有4个CS的LUT消耗数量为11。

2、本发明提出的一种基于秘密比特信息嵌入系统低复杂度FIR滤波器可重构新架构，相较于普通结构的可重构滤波器，LUT消耗数量减少21％，时延从8.401纳秒降为 7.21纳秒。

附图说明

图1为基于秘密比特信息嵌入系统低复杂度FIR滤波器可重构新架构的一个抽头的结构图。

具体实施方式

下面结合附图对本发明作更进一步的说明。

图1为本发明所述基于秘密比特信息嵌入系统低复杂度FIR滤波器可重构新架构的一个抽图的结构图，包括：查找表单元，预处理单元，处理器单元，选择延时相加单元。

查找表单元将14位定点小数型的系数量值进行15位CSD编码，对15位CSD进一步划分成三个CS，即[1 0 1]、[1 0 -1]和[1]的组合；并确定每一个CS的符号，以作为加法器或减法器的选择信号；且记录每一个CS的移位情况。最终以选择器，加(减) 法器的选择信号，可编程移位器的移位信号呈现。

预处理单元的主要任务是生成C_i,j，C_i,j∈{[1],[1 0 -1],[1 0 1]}。即将输入x转换成 Z₁＝x、Z₂＝x-(x＞＞2)、Z₃＝x+(x＞＞2)三种形式。与其他传统架构相比，该预处理单元只需要一个2位移位器、一个加法器与一个减法器。

处理器单元为系统中最重要的处理单元，它的核心功能是实现系数乘法。将预处理单元生成的部分积(Z1、Z2、Z3)分配到处理器单元中，对它进行移位和加(减)运算，最后完成系数乘法。

选择延时相加单元连接上一抽头与下一抽头，实现可重构FIR滤波器。从乘法器输出的三个结果选择一个，经过延时相加(减)单元，完成可重构滤波器功能。

本发明所述基于秘密比特信息嵌入系统低复杂度FIR滤波器可重构新架构的构成方法，包括如下步骤：

(1)查找表单元存储根据系数转换的选择信号，即将系数转换成选择器，加(减)法器的选择信号，可编程移位器的移位信号。以 S_XXHDDDD_XXHDDDD_XXHDDDD_XXHDDDD这种形式存储，其中S表示滤波器系数h(i)的符号位，0表示h(i)为正数，1表示h(i)为负数。XX表示选择器的选择信号， 00选择Z₁，01选择Z₂，10选择Z₃，11则选择0。H表示CS的正负号，H为0则使用加法器，否则使用减法器。DDDD为移位操作，从0000～1110，表示对选择器输出的信号右移0位和右移14位。本发明中，一个系数最多存在四个CS，因此共有四组 XXHDDDD，每一组对应于一个CS的处理。例如，当h(i)＝-0.0016，首先将h(i)进行绝对值处理，得到|h(i)|＝0.0016，再将|h(i)|从小数转换成14位进制数，即 |h(i)|×2¹⁴＝0.0016×2¹⁴≈26。用b表示14位二进制形式的26，即 b＝00_0000_0001_1010。将其进行CSD编码。用c表示，得到 c＝000_0000_0010_-1010。c中包含两个CS，第一个CS为[1 0 -1]，右移1位，符号为正；第二个CS为[1]，右移4位，符号为正。则应以 1_1100000_1100000_0000100_0100001存储在查找表中。

(2)预处理单元为基于正则有符号数字的移位和相加单元。将输入x通过移位器、加法器与减法器转换成Z₁＝x、Z₂＝x-(x＞＞2)、Z₃＝x+(x＞＞2)三种形式。分别对应于[1]、[1 0 -1]和[1 0 1]这三种CS形式。剩余的三种CS，[-1]、[-1 0 1]和[-1 0 -1]只是符号相反，后面的减法器与加法器可以处理它们，因此可以共享。采用采用转置直接形式的滤波器结构，乘数可共享相同的输入。因此预处理单元在整个可重构FIR滤波器中只需要使用一次，降低了滤波器的复杂性。

(3)处理器单元为系统中最重要的处理单元，它的核心功能是实现系数乘法。处理器单元通过选择器，可编程移位器与加(减)法器来代替普通的乘法器。将预处理单元生成的部分积(Z₁、Z₂、Z₃)分配到处理器单元中，对它进行移位和加减运算，最后在处理器单元中完成系数乘法。

处理器单元的具体实现方式如下：选择器的数量为可重构滤波器中所有滤波器系数里所含CS最多的数量。例如，当h₀(i)含有两个CS，h₁(i)含有一个CS，而h₂(i)含有三个CS，则可重构滤波器H(i)应使用三个选择器。从图1蓝色框中获得y₀(i)＝x×h₀(i)，绿色框中获得y₁(i)＝x×h₁(i)，紫色框中获得y₂(i)＝x×h₂(i)。选择器的输入为预处理单元中的输出Z₁，Z₂，Z₃和0。第一个选择器下面的加(减)法器保证第一个CS输出的符号正确。根据DDDD对选择器的输出进行相应的移位处理。这种架构的一个限制是它需要预先分析滤波器系数，因此限制了它的动态可重构性。但是这个限制并没有影响无线通信中流行的可重新配置过滤器。因为在这样的应用中，每个通信标准都有一个不同的滤波器，并且滤波器的系数为特定的标准而固定。换句话说，当通信系统在一个特定的无线标准上运行时，滤波器系数不会改变。该滤波器不需要是自适应滤波器。当系统将其操作模式更改为不同的无线通信标准时(如多标准收发器的情况)，与新标准规格相对应的系数设置被加载(取代当前的滤波系数)。注意，新标准的系数是预先知道的(预先存储的)，因此，预分析可以离线进行，可重构性问题可以解决。最后进行加(减) 法运算，最终得出y₀(i)＝x×h₀(i)，y₁(i)＝x×h₁(i)，y₂(i)＝x×h₂(i)三个结果。

(4)选择延时相加单元的选择器从乘法器单元输出的y₀(i)，y₁(i)与y₂(i)根据输入秘密比特选择一个，若输入秘密比特为0，选择y₁(i)，否则，选择y₂(i)。所有秘密比特嵌入完毕后，选择y₀(i)。将选择器输出的结果经加(减)法器，加(减)法器的另一输入为前一抽头的输出。选择加法器还是减法器由系数的正负号决定，如果为正号则选择加法器，反之选择减法器。再经过延时器，传输至下一抽头，完成滤波器功能。

(5)重复执行步骤(2)(3)(4)，直至完成滤波器的所有抽头数目，即实现整个转置直接形式可重构FIR滤波器结构。

通过采用该可重构FIR滤波器结构，有效减少LUT消耗数量且降低了系统时延。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种基于秘密比特信息嵌入系统低复杂度FIR滤波器的可重构架构，其特征在于，包括查找表单元、预处理单元、处理器单元和选择延时相加单元；

所述预处理单元包括一个2位移位器、一个加法器与一个减法器；2位移位器得到输入信号的移位信号，该移位信号与输入信号通过加法器与减法器进行相加相减运算；输入信号、加法结果与减法结果作为预处理单元的输出；

所述处理器单元包括选择器、加法器或减法器、移位器，选择器的输入为预处理单元的输出，移位器、加法器或减法器分别对预处理单元的输出进行移位和加或减运算，最后完成系数乘法；处理器单元的输出为预处理器单元的输入与滤波器系数相乘的结果；

所述查找表单元将滤波器系数量值进行CSD编码，将CSD进一步划分成若干个CS；并确定每一个CS的符号，以作为处理器单元的加法器或减法器的选择信号；且记录每一个CS的移位情况；最终以处理器单元的选择器，加法器或减法器的选择信号，可编程移位器的移位信号呈现；

所述选择延时相加单元包括选择器、加法器或减法器、延时器，选择器的输入为处理器单元的输出，输出与前一抽头的输出进行相加或相减，相加或相减结果经过延时器后作为下一抽头的输入。

2.一种基于秘密比特信息嵌入系统低复杂度FIR滤波器的可重构架构的构成方法，其特征在于，包括如下步骤：

(1)对滤波器系数进行绝对值处理，再从小数转换成14位进制数，将14位进制数进行CDS编码，进一步分成三个CS，即[1 0 1]、[1 0 -1]和[1]的组合，并确定每一个CS的符号，以作为处理器单元的加法器或减法器的选择信号；且记录每一个CS的移位情况；

(2)预处理单元将输入x通过移位器、加法器与减法器转换成Z₁＝x、Z₂＝x-(x＞＞2)、Z₃＝x+(x＞＞2)三种形式，分别对应于[1]、[1 0 -1]和[1 0 1]这三种CS形式；采用转置直接形式的滤波器结构，乘数可共享相同的输入；

(3)处理器单元中选择器的输入为预处理单元中的输出Z₁，Z₂，Z₃和0；处理器单元中的第一个选择器下面的加法器或减法器保证第一个CS输出的符号正确，对选择器的输出进行相应的移位处理；最后进行加法或减法运算，最终得出y₀(i)＝x×h₀(i)，y₁(i)＝x×h₁(i)，y₂(i)＝x×h₂(i)三个结果；

(4)选择延时相加单元的选择器分别为三个处理单元输出的y₀(i)，y₁(i)与y₂(i)，根据输入秘密比特选择一个，若输入秘密比特为0，选择y₁(i)，否则，选择y₂(i)；所有秘密比特嵌入完毕后，选择y₀(i)；将选择器输出的结果经加法器或减法器，加法器或减法器的另一输入为前一抽头的输出；选择加法器还是减法器由系数的正负号决定，如果为正号则选择加法器，反之选择减法器；再经过该单元中的延时器，传输至下一抽头，完成滤波器功能；

(5)重复执行步骤(2)(3)(4)，直至完成滤波器的所有抽头数目，即实现整个转置直接形式FIR滤波器结构。

3.根据权利要求2所述的构成方法，其特征在于，步骤(1)中，所述滤波器系数以S_XXHDDDD_XXHDDDD_XXHDDDD_XXHDDDD这种形式存储，其中S表示滤波器系数h(i)的符号位，0表示h(i)为正数，1表示h(i)为负数，XX表示选择器的选择信号，00选择Z₁，01选择Z₂，10选择Z₃，11则选择0，H表示CS的正负号，H为0则使用加法器，否则使用减法器，DDDD为移位操作，从0000～1110，表示对选择器输出的信号右移0位和右移14位；一个滤波器系数最多存在四个CS，因此共有四组XXHDDDD，每一组对应于一个CS的处理。

4.根据权利要求3所述的构成方法，其特征在于，所述处理器单元中选择器的数量为可重构滤波器中所有滤波器系数里所含CS最多的数量；第一个选择器下面的加法器或减法器保证第一个CS输出的符号正确；根据DDDD对选择器的输出进行相应的移位处理。