CN112564647B

CN112564647B - 一种功率放大器及功率放大方法、存储介质

Info

Publication number: CN112564647B
Application number: CN202110191528.1A
Authority: CN
Inventors: 戴大杰; 苏强; 郁利民
Original assignee: Smarter Microelectronics Guangzhou Co Ltd
Current assignee: Guangzhou Huizhi Microelectronics Co.,Ltd.
Priority date: 2021-02-20
Filing date: 2021-02-20
Publication date: 2021-05-25
Anticipated expiration: 2041-02-20
Also published as: CN112564647A

Abstract

本申请实施例提供了一种功率放大器及功率放大方法、存储介质，功率放大器包括：功率放大电路和输出电路，输出电路包括包络阻抗降低电路和第一供电臂，包络阻抗降低电路的输出端分别与功率放大电路的输出端和第一供电臂的一端连接，其中，功率放大电路，用于将接收到的第一信号进行功率放大，得到第二信号，并将第二信号传输至包络阻抗降低电路中；包络阻抗降低电路，用于降低第二信号的包络阻抗，得到第三信号，并将第三信号传输至第一供电臂；第一供电臂，用于向第三信号提供电压；并输出第三信号。

Description

一种功率放大器及功率放大方法、存储介质

技术领域

本申请涉及无线通信系统技术的集成电路领域，尤其涉及一种功率放大器及功率放大方法、存储介质。

背景技术

随着无线通信技术的快速发展，第五代移动通信技术（5th generation mobilenetworks，5G）通讯已经逐步成为主流通讯方式，5G通讯技术对功率放大器的带宽提出了更高的要求，信号最大带宽由第四代移动通信技术（4th generation mobile networks，4G）时的20Mz提高到5G时的100MHz；随着带宽的提高，功率放大器的记忆效应越来越严重。

现有技术中为了改善记忆效应，通常通过提高功率放大器的偏置电压，使得功率放大器在整个信号周期内保持导通状态，以此提高功率放大器的线性度，进而改善功率放大器的记忆效应，但是功率放大器一直保持导通状态，会导致功率放大器的工作效率大大降低。

发明内容

本申请实施例提供一种功率放大器及功率放大方法、存储介质，能够在不降低功率放大器工作效率的同时改善功率放大器的记忆效应。

本申请的技术方案是这样实现的：

第一方面，本申请实施例提供一种功率放大器，所述功率放大器包括：功率放大电路和输出电路，所述输出电路包括包络阻抗降低电路和第一供电臂，所述包络阻抗降低电路的输出端分别与所述功率放大电路的输出端和所述第一供电臂的一端连接，其中，

所述功率放大电路，用于将接收到的第一信号进行功率放大，得到第二信号，并将所述第二信号传输至所述包络阻抗降低电路中；

所述包络阻抗降低电路，用于降低所述第二信号的包络阻抗，得到第三信号，并将所述第三信号传输至所述第一供电臂；

所述第一供电臂，用于向所述第三信号提供电压；并输出所述第三信号。

在上述功率放大器中，所述包络阻抗降低电路包括第二供电臂和第一电感电路中的至少一个。

在上述功率放大器中，所述第二供电臂与所述第一供电臂并联，所述第二供电臂的一端设置在第一通路上，所述第一通路为所述功率放大电路的输出端和所述第一供电臂的一端之间的通路；

所述第一供电臂的电感大于第一总电感；所述第一总电感为所述第二供电臂与所述第一供电臂串联后的总电感。

在上述功率放大器中，所述第一电感电路与所述第一供电臂并联，其中，

所述第一电感电路包括第一电感和第一电容；

所述第一电感的第一端与所述第一供电臂的一端相接；

所述第一电感的第二端与所述第一电容的第一端连接，所述第一电容的第二端接地；

所述第一供电臂的电感大于第二总电感；所述第二总电感为所述电感电路与所述第一供电臂并联后的总电感；

所述第一电容，用于储存电能。

在上述功率放大器中，所述输出电路还包括输出匹配电路和信号输出端，其中：

所述输出匹配电路的一端与所述功率放大电路的输出端连接，所述第一供电臂的一端和所述包络阻抗降低电路的输入端设置在第二通路上，所述第二通路为所述输出匹配电路的一端与所述功率放大电路的输出端之间的通路；

所述输出匹配电路，用于接收所述第三信号，并对所述第三信号进行输出阻抗匹配，得到第四信号；通过所述信号输出端输出所述第四信号。

在上述功率放大器中，所述第二供电臂包括：第二电感和第一电源电压，其中：

所述第二电感，用于连接所述第一通路上的电流流入所述第一电源电压；

所述第一电源电压，用于向所述第二信号提供供电电压。

在上述功率放大器中，所述功率放大电路包括一个功率放大器件或多个串联的功率放大器件；

所述一个功率放大器件的输出端与所述第一供电臂的一端连接；

或，所述多个串联的功率放大器件的输出端与所述第一供电臂的一端连接。

在上述功率放大器中，所述一个功率放大器件或所述多个串联的功率放大器件为MOS管或者双极结型晶体管。

在上述功率放大器中，所述功率放大器为一个功率放大器、或者为级联的多个功率放大器中的驱动级功率放大器和/或末级功率放大器。

第二方面，本申请实施例提供一种功率放大方法，所述方法包括：

在接收到第一信号的情况下，通过功率放大电路对所述第一信号进行功率放大，得到第二信号；

利用包络阻抗降低电路和第一供电臂，为所述第二信号供电，得到第三信号；并输出所述第三信号。

第三方面，本申请实施例提供一种存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述所述的方法。

本申请实施例提供了一种功率放大器及功率放大方法、存储介质，功率放大器包括：功率放大电路和输出电路，输出电路包括包络阻抗降低电路和第一供电臂，包络阻抗降低电路的输出端分别与功率放大电路的输出端和第一供电臂的一端连接，其中，功率放大电路，用于将接收到的第一信号进行功率放大，得到第二信号，并将第二信号传输至包络阻抗降低电路中；包络阻抗降低电路，用于降低第二信号的包络阻抗，得到第三信号，并将第三信号传输至第一供电臂；第一供电臂，用于向第三信号提供电压；并输出第三信号。采用上述实现方案，功率放大器通过在输出电路中增加了一个包络阻抗降低电路，在接收到功率放大电路输出的放大信号后，通过增加的包络阻抗降低电路降低功率放大电路输出节点的包络阻抗和电路总电感，改善功率放大器的记忆效应，并且由于包络阻抗降低电路是对功率放大器输出端的第二信号进行处理的，由此功率放大器只有在工作状态下才会导通，进而能够使得在改善功率放大器的记忆效应的同时不降低功率放大器的工作效率。

附图说明

图1为现有技术提供的一种典型射频功率放大器原理图；

图2为本申请实施例提供的一种放大管中IMD3影响机制原理图；

图3为本申请实施例提供的一种放大管等效电路图；

图4为本申请实施例提供的一种功率放大器组成模块图；

图5为本申请实施例提供的一种MOS管功率放大器原理图；

图6为本申请实施例提供的一种MOS管功率放大器原理图；

图7为本申请实施例提供的一种线性度效果提高表示图；

图8为本申请实施例提供的一种BJT管功率放大器原理图；

图9为本申请实施例提供的一种叠管功率放大器原理图；

图10为本申请实施例提供的一种级联功率放大器驱动级、末级原理图；

图11为本申请实施例提供的一种功率放大方法流程示意图。

具体实施方式

现有的典型射频功率放大器原理图如图1所示，射频信号接入端口16与电容17的一端连接，电容17的另一端分别与MOS管112的栅极a和电阻110的一端连接，电阻110的另一端连接偏置电压111；MOS管112的漏极b与电感180的一端和电感140的一端连接，电感140的另一端连接电源电压141；电感180的另一端分别与电容182的一端和电容181的一端连接，电容181的另一端接地；电容182的另一端连接射频信号输出端口19；MOS管112的源极c接地。

在图1中，射频信号通过射频信号接入端口16输入，放大后的射频信号由射频信号输出端口19输出，电容17用于隔离直流电流，电阻110用于连接射频进入偏置电压111，偏置电压111用于向MOS管112提供偏置电压，使得MOS管112处于工作状态，电感140用于隔离射频进入电源电压141，电源电压141用于向放大后的射频信号提供电压，电感180和电容181和电容182共同组成了输出匹配电路18。

以图1为例，为了提高功率放大器的宽带线性度，现有技术通常通过提高MOS管112的偏置电压111，使得MOS管112在整个信号周期内保持导通状态，以此提高MOS管112的线性度，改善记忆效应，但是MOS管112一直保持导通状态，会导致MOS管112的工作效率大大降低。

因此，对于功率放大器而言，需要在提高宽带线性度的同时，也要考虑工作效率的问题。

在现有理论中，功率放大器的线性指标由三阶交调失真（The 3rd orderintermodulation distortion，IMD3）来表征，IMD3主要来自功率的放大电路中产生的二阶非线性、二次谐波频率和基频混频、包络频率和基频混频。

图2为本申请实施例提供的一种放大管中IMD3影响机制原理图，以图2中的放大管为例，放大管本身的二阶非线性直接在主路径上会产生IMD3分量。以下将基于图2进行放大管在主路径上产生IMD3的详细说明。

在图2中，由于放大管34的二阶非线性，会在输出端口35产生二阶谐波电流

和包络频率电流

；这些电流与放大管34的输出节点37阻抗相乘形成二阶谐波和包络频率电压信号，然后通过电容32和电容33反馈到放大管34的输入节点36，二阶谐波和包络频率电压信号在放大管34的输入节点36与基频混频，由主路径放大，形成输出端口35的IMD3分量。

以下为更详细理论的描述：

图3为本申请实施例提供的一种放大管等效电路图，以下将基于图3进行详细说明放大管产生的IMD3。

输出电流

与栅级电压

、漏级电压

的关系如下公式所示：

输出IMD3左右边带电压计算如下公式所示：

现有技术通过提高偏置电压

，使得放大管在整个信号周期内保持导通状态，非线性项

相应减小，IMD3中计算公式中

相应减小，进而使得IMD3电压

减小，改善放大管的宽带线性度。

而供电臂的谐振频率可以由

得到，其中，L表示为供电臂的总电感，C表示为电容。

由此公式可知，谐振频率和供电臂的总电感L成反比。供电臂的谐振频率越高，包络阻抗越低，支持信号带宽越高，也就是说，只要降低供电臂的总电感，即可降低信号的包络阻抗。

基于此，本申请提出在输出电路中增加了一个包络阻抗降低电路，在接收到功率放大电路输出的放大信号后，能够通过增加的包络阻抗降低电路降低功率放大电路的电路总电感，降低输出信号的包络阻抗，改善功率放大器的记忆效应，并且由于包络阻抗降低电路是对功率放大器输出端的第二信号进行处理的，由此功率放大器只有在工作状态下才会导通，进而能够使得在改善功率放大器的记忆效应的同时不降低功率放大器的工作效率。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

本申请实施例提供了一种功率放大器，如图4所示，该功率放大器1包括：

功率放大电路11和输出电路12，输出电路12，包括包络阻抗降低电路13和第一供电臂14，包络阻抗降低电路13的输出端分别与功率放大电路11的输出端和第一供电臂14的一端连接，其中，

功率放大电路11，用于将接收到的第一信号进行功率放大，得到第二信号，并将第二信号传输至包络阻抗降低电路13中；

包络阻抗降低电路13，用于降低第二信号的包络阻抗，得到第三信号，并将第三信号传输至第一供电臂14；

第一供电臂14，用于向第三信号提供电压；并输出第三信号。

需要说明的是，本申请实施例提供的一种功率放大器适用于对信号进行功率放大，得到放大信号的场景下。

需要说明的是，功率放大电路11接收到第一信号，并对第一信号进行功率放大，输出第二信号至包络阻抗降低电路13中，包络阻抗降低电路13接收到第二信号，并对第二信号进行阻抗降低处理，输出第三信号至第一供电臂14中，第一供电臂14接收到第三信号，并对其加压，输出第三信号。

需要说明的是，在功率放大器1对输入的第一信号进行功率放大操作后，输出的放大后的第二信号会存在包络阻抗增加的情况，进而使得功率放大器1的线性度降低。

可以理解的是，在本申请的实施例中，通过设置包络阻抗降低电路13来降低供电臂的总电感。

需要说明的是，在本申请的实施例中，如图5和图6所示，包络阻抗降低电路13包括第二供电臂130和第一电感电路131中的至少一个。

在一种可选的实施例中，功率放大器中的包络阻抗降低电路13可以为第二供电臂130。

在另一种可选的实施例中，功率放大器中的包络阻抗降低电路13可以为第一电感电路131。

在再一种可选的实施例中，功率放大器中的包络阻抗降低电路13可以同时包括第二供电臂130和第一电感电路131。

需要说明的是，功率放大器中的包络阻抗降低电路可以为上述任一种可选的实施例中描述的电路，具体的根据实际情况进行选择，本申请实施例不做具体的限定。

具体的，基于图5所示，在本申请的一实施例中，当包络阻抗降低电路13为图5中的第二供电臂130时，第二供电臂130与第一供电臂14并联，第二供电臂130的一端设置在第一通路2上，第一通路2为功率放大电路11的输出端和第一供电臂14的一端之间的通路。

示例性地，当包络阻抗降低电路13只包括第二供电臂130时，通过图5来详细描述此功率放大器，图5和图1相比较，区别在于，图5在图一的基础上在MOS管112与第一供电臂14之间设置了第二供电臂130，第二供电臂130的一端位于功率放大电路11的输出端和第一供电臂14的一端之间的第一通路2上。

具体的，第二供电臂130还包括：第二电感1301和第一电源电压1302，其中：第二电感1301用于隔离第一通路2上的电流流入第一电源电压1302；第一电源电压1301用于向第二信号提供供电电压。

在本申请的一实施例中，如图5所示，第二电感1301的一端与MOS管112的漏极b连接，第二电感1301的另一端与第一电源电压1302连接。

可以理解的是，第二供电臂130与第一供电臂14串联后的总电感小于第一供电臂14的电感。

可以理解的是，本示例通过在输出电路12中增加第二供电臂130来降低第一供电臂14的电感，进而降低MOS管112输出端的包络阻抗

，进而使得IMD3的电压

减小，改善功率放大器的记忆效应。

在本申请的实施例中，该包络阻抗降低电路13对IMD3改善如图7所示，通过降低输出节点包络阻抗，减小包络谐波引起的非线性，在IMD3-中，包络阻抗优化前为

、优化后以

表示；在IMD3+中，包络阻抗优化前为

、优化后以

表示； IMD3-由优化前的

变为优化后的

，IMD3+由优化前的

变为优化后的

，IMD3-和IMD3+向量模值同时减小，进而达到优化IMD3，改善功率放大器的记忆效应的目的。

具体的，基于图6所示，在本申请的另一实施例中，当包络阻抗降低电路13为第一电感电路131时，第一电感电路131与第一供电臂14并联，其中：第一电感电路131包括：第一电感1312和第一电容1311；第一电感1312的第一端与第一供电臂14的一端相接；第一电感1312的第二端与第一电感1311的第一端连接，第一电感1311的第二端接地。

示例性地，当包络阻抗降低电路13只包括第一电感电路131时，通过图6来详细描述此功率放大器，如图6所示，图6和图1相比较，区别在于，图6在图一的基础上设置了第一电感电路131与第一供电臂14并联，第一电感电路131中的第一电感1312的一端与第一供电臂14的一端相接，第一电感1312的另一端与第一电容1311的一端连接，第一电容1311的另一端接地。

需要说明的是，第一电容1311用于储能，电容越大越好，nF级大电容最优。

可以理解的是，第一电感电路131与第一供电臂14并联后的总电感小于第一供电臂14电感。

可以理解的是，本示例通过给供电臂并联一个第一电感1312和第一电容1311，来降低第一供电臂14的电感，进而降低MOS管112输出端的包络阻抗

，进而使得IMD3的电压

减小，改善功率放大器的记忆效应。

可以理解的是，本示例通过给供电臂并联一个第一1312和第一电容1311，能够有效的节省电路面积。

具体的，在本申请的实施例中，输出电路12还包括输出匹配电路18和信号输出端19，其中：输出匹配电路18的一端与功率放大电路11的输出端连接，第一供电臂14的一端和包络阻抗降低电路13的输入端设置在第二通路3上，第二通路3为输出匹配电路18的一端与功率放大电路11的输出端之间的通路；

需要说明的是，输出匹配电路18，用于接收第三信号，并对第三信号进行输出阻抗匹配，得到第四信号；通过信号输出端19输出第四信号。

具体的，在本申请的实施例中，输出匹配电路18包括电感180、电容181和电容182。

参考图5和图6所示，射频信号接入端口16接收射频信号，通过电容17隔离直流电流，得到第一信号，并将其传输至MOS管112，同时，偏置电压11向MOS管112提供偏置电压，使其处于工作状态，电阻110用于阻止射频信号进入偏置电压Vg；MOS管112接收到第一信号，对第一信号进行功率放大操作得到第二信号，并将其传输至输出电路12，输出电路12中的包络阻抗降低电路13接收到第二信号，通过其中的第二供电臂130或者第一电感电路131或者两者皆有来降低第二信号的包络阻抗，并输出第三信号至第一供电臂14，第一供电臂14向第三信号提供电压，并将第三信号传输至输出匹配电路19中，输出匹配电路19接收到第三信号，并对第三信号进行输出阻抗匹配，得到第四信号；通过信号输出端19输出第四信号。

在本申请的实施例中，一个功率放大器件或多个串联的功率放大器件为MOS管或者双极结型晶体管。

具体的，在本申请的再一种可选的实施例中，当包络阻抗降低电路13为第二供电臂130和第一电感电路131，且功率放大器件为双极结型晶体管（ Bipolar JunctionTransistor，BJT管）时，通过图8来详细描述此功率放大器，如图8所示，BJT管功率放大器上同时使用了第二供电臂130和第一电感电路131，图8和图1相比较，区别在于，图8在图1的基础上同时设置了第二供电臂130和第一电感电路131，并且将放大器件换为了BJT管112，BJT管112集电极b的一端连接第二供电臂130和第一供电臂14，同时，第一电感电路131与第一供电臂14的一端相接。

在本申请的实施例中，第二供电臂130和第一电感电路131共同组成了包络阻抗降低电路13。

可以理解的是，增加了第二供电臂130和第一电感电路131的电路总电感小于第一供电臂14的电感。

在本申请的实施例中，功率放大电路11包括一个功率放大器件或多个串联的功率放大器件；一个功率放大器件的输出端与第一供电臂14的一端连接；或，多个串联的功率放大器件的输出端与所述第一供电臂14的一端连接。

具体的，在本申请的再一种可选的实施例中，当第二供电臂130和第一电感电路131同时在叠管功率放大器上使用时，通过图9来详细描述此功率放大器，如图9所示，叠管功率放大器上同时使用了第二供电臂130和第一电感电路131，图9和图8相比较，区别在于，功率放大电路11中包括了两个串联的功率放大器件。

需要说明的是，如图9所示，功率放大器件113包括MOS管112、电阻110以及偏置电压111；功率放大器件203包括MOS管202、电阻200以及偏置电压201。

需要说明的是，如图9所示，功率放大电路11的输出端为MOS管202的漏极e，MOS管202的漏极e与第一供电臂14连接。

具体的，在图9中，功率放大器件113中的电阻110和MOS管112同时连接电容17的一端，电容17的另一端连接射频信号接入端口16，功率放大器件113的输出端为MOS管112的漏极b，功率放大器件113的输出端与功率放大器件203的输入端连接，功率放大器件203的输入端为MOS管202的源级f，MOS管112的源级c接地；MOS管202的栅极d与电阻200的一端连接，电阻200的另一端连接偏置电压201，MOS管202的漏极e同时与第二供电臂130和第一供电臂14连接。

具体的，在图9中，功率放大电路11中包括了两个串联的功率放大器件可以对接收到的第一信号进行两次功率放大操作。

可以理解的是，增加了第二供电臂130和第一电感电路131的叠管电路总电感小于第一供电臂14的电感。

在本申请的实施例中，功率放大器为一个功率放大器、或者为级联的多个功率放大器中的驱动级功率放大器和/或末级功率放大器。

具体的，在本申请的第五实施例中，当功率放大器为级联的多个功率放大器中的驱动级功率放大器和/或末级功率放大器时，通过图10来详细描述此功率放大器，如图10所示，级联功率放大器的驱动极4和末极5同时使用了第二供电臂130和第一电感电路131，参考图8，相当于图10中的驱动级4和末极5都为图8中功率放大器，与图8不同的是，图10中功率放大器件为MOS管112。

可以理解的是，在级联功率放大器中，通过在驱动级4增加包络阻抗降低电路13可以有效的减少驱动级输出端的包络阻抗，但是信号通过级联功率放大器的驱动级4经过级联功率放大器的中间电路在输出至末极5时，也会在末极5的输出端相应的产生包络阻抗，因此，通过在末极5也增加包络阻抗降低电路13，能够更大程度上的降低级联功率放大器输出端的包络阻抗，进而改善功率放大器的记忆效应。

可以理解的是，增加了第二供电臂130和第一电感电路131的级联功率放大器的驱动极4和末极5的总电感小于原级联功率放大器驱动级4和末极5的电感。

需要说明的是，本申请提出的技术方案不仅适用于线性系统，也适应DPD的非线性系统，具体的可以根据实际情况进行选择，本申请实施例不做具体的限定。

本申请还有一种实施例，提供了一种功率放大方法，可以应用在包括上述实施例中的所有功率放大器，图11为本申请实施例提供的一种功率放大方法的流程示意图。如图11所示，功率放大方法主要包括以下步骤：

S101、在接收到第一信号的情况下，通过功率放大电路对第一信号进行功率放大，得到第二信号；

具体的，本申请实施例中的功率放大器包括功率放大电路和输出电路。

功率放大器的功率放大电路对接收到的第一信号进行功率放大，得到第二信号，并将第二信号传输至输出电路。

需要说明的是，在功率放大器对输入的第一信号进行功率放大操作后，输出的放大后的第二信号会存在包络阻抗增加的情况，进而使得功率放大器的线性度降低。

需要说明的是，供电臂的谐振频率和供电臂的总电感L成反比。供电臂的谐振频率越高，包络阻抗越低，支持信号带宽越高，也就是说，只要降低供电臂的总电感，即可降低信号的包络阻抗。

具体的，在本申请的实施例中，通过设置包络阻抗降低电路来降低供电臂的总电感。

S102、利用包络阻抗降低电路和第一供电臂，为第二信号供电，得到第三信号；并输出第三信号。

具体的，在本申请的实施例中，输出电路包括包络阻抗降低电路和第一供电臂。

在本申请的实施例中，输出电路接收到功率放大电路传输的第二信号，利用输出电路中的包络阻抗降低电路降低第二信号的包络阻抗，利用输出电路中的第一供电臂给第二信号提供电压，得到第三信号，并将其输出至输出匹配电路。

可选的，在本申请的实施例中，包络阻抗降低电路包括第二供电臂和第一电感电路中的至少一个。

具体的，在本申请的实施例中，输出电路还包括输出匹配电路和信号输出端。

在本申请的实施例中，当包络阻抗降低电路为第二供电臂时，输出电路接收到功率放大电路传输的第二信号，利用第二供电臂降低电路的总电感，进而降低第二信号的包络阻抗，利用输出电路中的第一供电臂给第二信号提供电压，得到第三信号，并将其输出至输出匹配电路，输出匹配电路接收第三信号，并对第三信号进行输出阻抗匹配，得到第四信号；通过信号输出端输出第四信号。

在本申请的实施例中，当包络阻抗降低电路为第一电感电路时，输出电路接收到功率放大电路传输的第二信号，利用第一电感电路降低电路的总电感，进而降低第二信号的包络阻抗，利用输出电路中的第一供电臂给第二信号提供电压，得到第三信号，并将其输出至输出匹配电路，输出匹配电路接收第三信号，并对第三信号进行输出阻抗匹配，得到第四信号；通过信号输出端输出第四信号。

具体的，在本申请的实施例中，第二供电臂包括第二电感和第一电源电压；第一电感电路包括第一电感和第一电感。

可以理解的是，通过第一电感与第一供电臂并联能够降低电路总电感。

需要说明的是，第一电容用于储能，电容越大越好，nF级大电容最优。

具体的，在本申请的实施例中，功率放大电路还包括电阻、偏置电压和MOS管或者BJT管。

本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，上述计算机可读存储介质存储有一个或者多个程序，上述一个或者多个程序可被一个或者多个第一处理器执行，应用于数据处理设备中，该计算机程序实现如上述的数据处理方法。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器和光学存储器等）上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种功率放大器，其特征在于，所述功率放大器包括：功率放大电路和输出电路，所述输出电路包括包络阻抗降低电路和第一供电臂，所述包络阻抗降低电路的输出端分别与所述功率放大电路的输出端和所述第一供电臂的一端连接，其中，

所述第一供电臂，用于向所述第三信号提供电压；并输出所述第三信号;

其中，所述包络阻抗降低电路包括第二供电臂和第一电感电路中的至少一个；所述第二供电臂与所述第一供电臂并联，所述第二供电臂的一端设置在第一通路上，所述第一通路为所述功率放大电路的输出端和所述第一供电臂的一端之间的通路；

所述第一供电臂的电感大于第一总电感；所述第一总电感为所述第二供电臂与所述第一供电臂并联后的总电感。

2.根据权利要求1所述的功率放大器，其特征在于，所述第一电感电路与所述第一供电臂串联，其中，

所述第一电感电路包括第一电感和第一电容；

所述第一电感的第一端与所述第一供电臂的一端相接；

所述第一供电臂的电感大于第二总电感；所述第二总电感为所述电感电路与所述第一供电臂串联后的总电感；

所述第一电容，用于储存电能。

3.根据权利要求1所述的功率放大器，其特征在于，所述输出电路还包括输出匹配电路和信号输出端，其中：

4.根据权利要求1所述的功率放大器，其特征在于，所述第二供电臂包括：第二电感和第一电源电压，其中：

所述第一电源电压，用于向所述第二信号提供供电电压。

5.根据权利要求1所述的功率放大器，其特征在于，所述功率放大电路包括一个功率放大器件或多个串联的功率放大器件；

6.根据权利要求5所述的功率放大器，其特征在于，所述一个功率放大器件或所述多个串联的功率放大器件为MOS管或者双极结型晶体管。

7.根据权利要求1所述的功率放大器，其特征在于，所述功率放大器为一个功率放大器、或者为级联的多个功率放大器中的驱动级功率放大器和/或末级功率放大器。

8.一种功率放大方法，其特征在于，所述方法包括：

利用包络阻抗降低电路和第一供电臂，为所述第二信号供电，得到第三信号；并输出所述第三信号；

其中，所述包络阻抗降低电路包括第二供电臂和第一电感电路中的至少一个；所述第二供电臂接收到所述第二信号，通过与所述第一供电臂并联降低所述第二信号的包络阻抗，并输出所述第二信号至所述第一供电臂，所述第一供电臂为所述第二信号供电，得到第三信号。

9.一种存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求8所述的方法。