CN112562752A - 存储系统 - Google Patents

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Abstract

实施方式提供存储系统，在具有连接于多个通道的非易失性存储器的存储系统中，即使减少在控制器的外部连接的基准电阻的数量，也能够高效且有效地进行各通道的存储器物理层电路的ZQ校准。实施方式的存储系统具备：多个非易失性存储器；控制器，其经由多个通道与多个非易失性存储器连接，包括对应于多个通道所配置的多个存储器物理层电路、与多个存储器物理层电路对应的校准用的焊盘、和控制多个存储器物理层电路的处理器；以及经由焊盘与多个存储器物理层电路连接的单一基准电阻。多个存储器物理层电路的基于ZQ校准的输出被线或连接，并经由焊盘与单一基准电阻连接，处理器使用单一基准电阻，分时实施对于多个存储器物理层电路各自的校准。

Description

存储系统
本申请享受以日本专利申请2019-164335号(申请日：2019年9月10日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式涉及存储系统(memory system)。
背景技术
在NAND型闪存存储器(内存)中，随着一代代进步，输入输出端子(I/O)电压(VDDQ)在降低，数据传输速率在提高。根据作为推进电子零件标准的标准化的美国业界团体的电子器件工程联合委员会(JEDEC：Joint Electron Device Engineering Council)的标准，推荐在VDDQ＝1.2V且在400Mbps以上的传输速率下，实施ZQ(Zero Quotient，零商)校准(calibration)。ZQ校准指的是，将I/O的驱动能力电阻Ron、ODT(On Die Termination，片内端接)的终端电阻Rtt根据电压和温度的条件(以下，VT(Voltage-Temperature)条件)的变动适当进行矫正。在此，ODT是指为了抑制信号传输时的反射而设置在半导体芯片上的终端电阻。在ZQ校准中，使用在控制器(controller)的外部连接的高精度的基准电阻，对驱动能力电阻Ron、终端电阻Rtt进行矫正。
发明内容
本发明的实施方式提供一种存储系统，在具有连接于多个通道(channel)的非易失性存储器的存储系统中，即使将在控制器的外部连接的基准电阻的数量减少，也能够高效且有效地进行各通道的存储器物理层电路的ZQ校准。
实施方式涉及的存储系统具备：多个非易失性存储器；控制器，其经由多个通道与多个非易失性存储器连接，包括分别对应于多个通道所配置的多个存储器物理层电路、与多个存储器物理层电路对应的校准用的焊盘、和控制多个存储器物理层电路的处理器；以及校准用的单一(单个)基准电阻，其经由焊盘与多个存储器物理层电路连接。多个存储器物理层电路的每一个的基于校准的输出被线或(Wired-OR)连接，并经由焊盘与单一基准电阻连接。处理器使用单一基准电阻，以分时方式实施对于多个存储器物理层电路各自的校准。
附图说明
图1是比较例涉及的存储系统的示意方框构成图。
图2是第1实施方式涉及的存储系统的示意方框构成图。
图3是表示在图2所示的存储系统中，第n个通道的存储控制器(memorycontroller)以及物理层的示意方框构成图。
图4是分别表示在图2所示的存储系统中，第1个、第2个、…、第n个通道的存储控制器以及物理层的示意方框构成图。
图5是第1实施方式的变形例涉及的存储系统的示意方框构成图。
图6是表示第1实施方式涉及的存储系统中的ZQ校准处理的流程图。
图7是第2实施方式涉及的存储系统的示意方框构成图。
图8是第2实施方式的变形例涉及的存储系统的示意方框构成图。
图9是表示第2实施方式涉及的存储系统中的ZQ校准处理的流程图。
图10是表示图9所示的ZQ校准的处理中的步骤S210的详情的流程图。
图11是表示图9所示的ZQ校准的处理中的步骤S210的另一详情的流程图。
图12是表示图9所示的ZQ校准的处理中的步骤S230的详情的流程图。
图13是表示图9所示的ZQ校准的处理中的步骤S230的另一详情的流程图。
图14是第3实施方式涉及的存储系统的一个组(group)的局部的示意方框构成图。
图15是第3实施方式涉及的存储系统的一个组的整体的示意方框构成图。
图16是表示第3实施方式涉及的存储系统中的ZQ校准处理的流程图。
图17是第4实施方式涉及的存储系统的示意方框构成图。
图18是第4实施方式的变形例涉及的存储系统的示意方框构成图。
图19是表示第4实施方式涉及的存储系统中的ZQ校准处理的流程图。
标号说明
10：SoC(System-on-a-Chip，片上系统)；15：焊球(焊料球)；20：焊盘(pad)；30：基准电阻(R)；40：存储控制器(CTRL)；41：选择器(SEL)；50：存储器物理层电路(PHY)；60：处理器；70：开关(SW)；TZQ：ZQ校准端子；90：非易失性存储器(NVM)。
具体实施方式
接着，参照附图，对实施方式进行说明。在以下说明的附图的记载中，对于相同或者类似的部分赋予了相同或者类似的标号。但是，应当留意的是，附图是示意性的，各构成构件的厚度与平面尺寸的关系等与现实的不同。因此，具体的厚度、尺寸应该参考以下的说明来判断。另外，当然，附图相互之间也包含有彼此的尺寸的关系、比率不同的部分。
另外，以下所示的实施方式是例示用于将技术思想具体化的装置、方法的实施方式，并非特别指定各构成构件的材质、形状、结构、配置等。该实施方式能够在技术方案中加入各种变更。
[实施方式]
在具有连接于多个通道的非易失性存储器的固态硬盘(SSD：Solid State Drive)等存储系统中，各通道的I/O的输入输出特性根据VT条件的变动而发生变化。若该特性脱离合理范围，则难以进行高速的数据传输。因此，需要利用ZQ校准来矫正输入输出特性从而使特性落入合理范围。
(比较例)
图1示意性地表示了比较例涉及的存储系统的框构成。
比较例涉及的存储系统具备印刷基板1000、配置在印刷基板1000上的封装(package)基板100、以及配置在封装基板100上的SSD控制器用的SoC(System-on-a-Chip)10。封装基板100例如是搭载SoC10的封装件的基板。
在SoC10上，具备按通道配置的多个存储器物理层电路(PHY)50_1、50_2、50_3、…、50_18、以及分别控制存储器物理层电路50_1、50_2、50_3、…、50_18的多个存储控制器(CTRL)40_1、40_2、40_3、…、40_18。
另外，在印刷基板1000上，对应于存储器物理层电路50_1、50_2、50_3、…、50_18的每一个，配置有ZQ校准用的基准电阻(R)30_1、30_2、30_3、…、30_18以及非易失性存储器(NVM)90(90_1、90_2、90_3、…、90_18)。再者，存储器物理层电路50_1、50_2、50_3、…、50_18与基准电阻30_1、30_2、30_3、…、30_18分别经由ZQ校准用的焊盘20_1、20_2、20_3、…、20_18而连接。另外，基准电阻30_1、30_2、30_3、…、30_18与焊盘20_1、20_2、20_3、…、20_18分别经由焊球15_1、15_2、15_3、…、15_18而连接。
在比较例涉及的存储系统中，为了进行ZQ校准，需要与存储器物理层电路50(50_1、50_2、50_3、…、50_18)的个数相应的数量的高精度的基准电阻30(30_1、30_2、30_3、…、30_18)，再者也需要相同数量的焊盘20(20_1、20_2、20_3、…、20_18)和相同数量的焊球15(15_1、15_2、15_3、…、15_18)。因此，随着存储器物理层电路50的数量增加，基准电阻30的数量和焊盘20的数量、焊球15的数量也增加，从而制造成本增高，并且用于配置基准电阻30、焊盘20、焊球15的区域和用于连接它们的封装基板100和/或印刷基板1000上的布线区域也会增大。
[第1实施方式]
如图2所示，示意性地表示了第1实施方式涉及的存储系统的框构成。另外，图3示意性地表示在图2所示的存储系统中，第n个通道的存储控制器40_n以及存储器物理层电路50_n的框构成。图4分别示意性地表示在图2所示的存储系统中，第1个、第2个、…、第n个通道的存储控制器40_1、40_2、40_3、…、40_n以及存储器物理层电路50_1、50_2、50_3、…、50_n的框构成。
第1实施方式涉及的存储系统例如构成为固态硬盘(SSD：Solid State Drive)。第1实施方式涉及的存储系统具备非易失性存储器(NVM)90(90_1、90_2、90_3、…、90_n)以及控制器10。非易失性存储器90与控制器10经由多个通道连接。作为非易失性存储器90，例如可以应用NAND型闪存存储器、NOR型闪存存储器、阻变存储器(ReRAM：Resistive RandomAccess Memory)、相变存储器(PCM：Phase-Change Memory)、铁电存储器(FeRAM：Ferroelectric Random Access Memory)等。控制器10能够由SoC(System-on-a-Chip)和/或FPGA(field-programmable gate array)构成。以下，有时会将控制器10称为SSD控制器10或者SoC10。
如图2所示，SoC10具备：分别对应于多个通道所配置的多个存储器物理层电路(PHY)50_1、50_2、50_3、…、50_n；分别控制多个存储器物理层电路50_1、50_2、50_3、…、50_n的多个存储控制器(CTRL)40_1、40_2、40_3、…、40_n；单一的ZQ校准用的焊盘20；以及控制SoC10内各部分的处理器(CPU)60。
如图3以及图4所示，第1实施方式涉及的存储系统还在印刷基板1000上具备经由焊盘20与各存储器物理层电路50_1、50_2、50_3、…、50_n连接的ZQ校准用的单一的基准电阻(R)30。各存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准端子TZQ在SoC10的内部被线或(Wired-OR)连接，并经由焊盘20以及焊球15与基准电阻30连接。处理器60使用单一基准电阻30，以分时控制方式实施各存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准。
更详细而言，第1实施方式涉及的存储系统具备印刷基板1000、配置在印刷基板1000上的封装基板100、以及配置在封装基板100上的SoC10。另外，在印刷基板1000上，配置ZQ校准用的单一基准电阻(R)30以及非易失性存储器90(90_1、90_2、90_3、…、90_n)。SoC10具备：按通道配置的n个存储器物理层电路50_1、50_2、50_3、…、50_n；分配控制存储器物理层电路50_1、50_2、50_3、…、50_n的n个存储控制器40_1、40_2、40_3、…、40_n；单一焊盘20；以及控制SoC10内各部分的处理器60。
各存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准端子TZQ在SoC10的内部被线或连接后，经由单一焊盘20以及单一焊球15与单一基准电阻30连接。线或是将分别从ZQ校准端子TZQ输出的多个信号ZQ_1、ZQ_2、ZQ_3、…、ZQ_n接线所做出的或逻辑。
处理器60由控制信号CAL_1、CAL_2、CAL_3…、CAL_n，以分时方式依次切换各存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准实施时间，由此，能够进行基于单一基准电阻30的对多个存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准。
更具体而言，如图3～图4所示，处理器60向存储器物理层电路50_1、50_2、50_3、…、50_n分别发送控制信号CAL_1、CAL_2、CAL_3…、CAL_n，指示实施ZQ校准。控制信号CAL_1、CAL_2、CAL_3…、CAL_n分别被输入到存储控制器40_1、40_2、40_3、…、40_n的CAL输入(TCA_1、TCA_2、TCA_3…、TCA_n)。存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准电路(ZQC)80_1、80_2、80_3、…、80_n分别按照控制信号CAL_1、CAL_2、CAL_3…、CAL_n，使用单一基准电阻30分别实施存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准。
存储器物理层电路50_1、50_2、50_3、…、50_n分别内置ZQ校准电路80_1、80_2、80_3、…、80_n。各ZQ校准电路80_1、80_2、80_3、…、80_n在由处理器60分配给各自的ZQ校准实施时间内，使用单一基准电阻30实施ZQ校准。其结果，存储器物理层电路50_1、50_2、50_3、…、50_n的每一个的导通电阻Ron和/或终端电阻Rtt根据各自的VT状态而被矫正。
如上所述，根据第1实施方式涉及的存储系统，由于能够将配置于SoC10的焊盘20、配置于封装基板100的焊球15、以及配置在印刷基板1000上的基准电阻30分别抑制为1个，因此能够削减SoC10、封装基板100以及印刷基板1000的面积，能够降低制造存储系统所要的成本。
再者，各存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准端子TZQ在SoC10的内部被线或连接，并经由焊盘20与基准电阻30连接。因此，相比于将用于与基准电阻30连接的多条布线彼此间的连接设置在SoC10的外部的封装基板100上，能够削减封装基板100的布线面积。
又另外，由于各存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准实施时间以分时方式依次切换，因此各通道的存储器物理层电路50_1、50_2、50_3、…、50_n能够以自身的VT条件实施ZQ校准。因此，即使减少基准电阻30的数量，也能够高效且有效地进行各通道的存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准。也即是说，根据第1实施方式涉及的存储系统，相比于将某一通道的ZQ校准结果也挪用到另外的通道中的方法、和/或在多个存储器物理层电路50中共享一个基准电阻30以及一个焊盘20从而将多个通道的存储器物理层电路50的ZQ校准在相同时间段并行实施的方法，能够实施高精度的ZQ校准。
(变形例)
如图5所示，示意性地表示了第1实施方式涉及的存储系统的变形例的框构成。
在图2～4所示的第1实施方式涉及的存储系统中，各存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准端子TZQ在SoC10的内部被线或连接后，再经由单一的焊盘20与单一基准电阻30连接。与此相对地，图5所示的变形例按存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准端子TZQ具备各自专用的焊盘20_1、20_2、20_3、…、20_n，各ZQ校准端子TZQ经由各自专用的焊盘20_1、20_2、20_3、…、20_n，在SoC10的外部的封装基板100上被线或连接后经由单一的焊球15与单一基准电阻30连接。
除上述以外的构成与第1实施方式涉及的存储系统的构成是同样的。
根据第1实施方式涉及的存储系统的变形例，由于能够削减配置在印刷基板1000上的基准电阻30的数量，因此能够削减印刷基板1000的面积，也能够削减制造存储系统所要的成本。
再者，由于各ZQ校准端子TZQ经由各自专用的焊盘20_1、20_2、20_3、…、20_n在SoC10的外部的封装基板100上被线或连接后，经由单一的焊球15与单一基准电阻30连接，因此用于与基准电阻30连接的多条布线彼此间的连接设置在SoC10的外部的封装基板100上。所以，在希望削减SoC10的面积的情况下是有利的。
(ZQ校准处理)
第1实施方式涉及的存储系统的ZQ校准处理由图6中概略所示的流程图表示。
处理器60由控制信号CAL_1、CAL_2、CAL_3…、CAL_n，以分时方式依次切换各存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准实施时间，由此，能够进行基于单一基准电阻30的对多个存储器物理层电路50_1、50_2、50_3、…、50_n的ZQ校准。
更具体而言，如图6所示，在步骤S101中，处理器60向存储器物理层电路50_1发送控制信号CAL_1，指示实施ZQ校准。控制信号CAL_1被输入到存储控制器40_1的TCA。存储器物理层电路50_1的ZQC80_1按照控制信号CAL_1，使用单一基准电阻30，实施存储器物理层电路50_1的ZQ校准。
在步骤S102中，处理器60等待存储器物理层电路50_1的ZQ校准处理结束。
存储器物理层电路50_1的ZQ校准处理结束后，在步骤S103中，处理器60发送控制信号CAL_1，指示停止存储器物理层电路50_1的ZQ校准处理。存储器物理层电路50_1的ZQC80_1按照控制信号CAL_1，停止存储器物理层电路50_1的ZQ校准处理。此外，在此虽然示出了使用1比特(即，表示通断(on/off))的控制信号CAL_1信号来指示ZQ校准处理的开始/停止的例子，但是也可以在开始指示和停止指示中分别使用另外的信号。
即，步骤S101～S103为止的时间段成为由处理器60以分时方式分配得到的存储器物理层电路50_1的ZQ校准实施时间。
接下来，在步骤S104中，处理器60向存储器物理层电路50_2发送控制信号CAL_2，指示实施ZQ校准。控制信号CAL_2被输入到存储控制器40_2的TCA。存储器物理层电路50_2的ZQC80_2按照控制信号CAL_2，使用单一基准电阻30，实施存储器物理层电路50_2的ZQ校准。
在步骤S105中，处理器60等待存储器物理层电路50_2的ZQ校准处理结束。
存储器物理层电路50_2的ZQ校准处理结束后，在步骤S106中，处理器60发送控制信号CAL_2，指示停止存储器物理层电路50_2的ZQ校准处理。存储器物理层电路50_2的ZQC80_2按照控制信号CAL_2，停止存储器物理层电路50_2的ZQ校准处理。此外，在此虽然示出了使用1比特(即，表示通断)的控制信号CAL_2信号来指示ZQ校准处理的开始/停止的例子，但是也可以在开始指示和停止指示中分别使用另外的信号。
即，步骤S104～S106为止的时间段成为由处理器60以分时方式分配得到的存储器物理层电路50_2的ZQ校准实施时间。
之后，同样地，处理器60由控制信号CAL_3～控制信号CAL_(n-1)，以分时方式依次切换各存储器物理层电路50_3～存储器物理层电路50_(n-1)的ZQ校准实施时间，由此，实施基于单一基准电阻30的对多个存储器物理层电路50_3～存储器物理层电路50_(n-1)的ZQ校准处理(步骤S107)。
接下来，在步骤S108中，处理器60向存储器物理层电路50_n发送控制信号CAL_n，指示实施ZQ校准处理。控制信号CAL_n被输入到存储控制器40_n的TCA。存储器物理层电路50_n的ZQC80_n按照控制信号CAL_n，使用单一基准电阻30，实施存储器物理层电路50_n的ZQ校准处理。
在步骤S109中，处理器60等待存储器物理层电路50_n的ZQ校准处理结束。
存储器物理层电路50_n的ZQ校准处理结束后，在步骤S110中，处理器60发送控制信号CAL_n，指示停止存储器物理层电路50_n的ZQ校准处理。存储器物理层电路50_n的ZQC80_n按照控制信号CAL_n，停止存储器物理层电路50_n的ZQ校准处理，处理器60使处理返回至步骤S101。此外，在此虽然示出了使用1比特(即，表示通断)的控制信号CAL_n信号来指示ZQ校准处理的开始/停止的例子，但是也可以在开始指示和停止指示中分别使用另外的信号。
即，步骤S108～S110为止的时间段成为由处理器60以分时方式分配得到的存储器物理层电路50_n的ZQ校准处理的实施时间。
此外，能够将与实施ZQ校准处理的顺序有关的信息预先存储于SoC10内的控制寄存器(未图示)等，处理器60参照着控制寄存器来执行分时控制。
如上所述，根据第1实施方式涉及的存储系统及其变形例，在具有连接于多个通道的非易失性存储器90的存储系统中，即使减少在控制器10的外部连接的基准电阻30的数量，也能够高效且有效地进行各通道的存储器物理层电路50的ZQ校准处理。
[第2实施方式]
ZQ校准处理要求根据存储系统内的电压变动率和/或温度变动率而以高频率的实施。因此，例如在一个通道的ZQ校准处理所要的时间变长时，如果如第1实施方式涉及的存储系统那样以分时方式按序进行，则所有通道的ZQ校准处理所要的时间例如将会大于由JEDEC推荐的ZQ校准处理的间隔，也存在无法进行适当的频率下的ZQ校准处理的可能性。例如，在所推荐的ZQ校准处理的间隔为数百毫秒而一个通道的ZQ校准处理所要的时间为数十毫秒的情况下，若通道数超过10，则难以以所推荐的间隔实施ZQ校准处理。
于是，在第2实施方式涉及的存储系统中，由VT条件相似的相邻通道彼此间构成逻辑组。而且，按组以分时方式依次切换存储器物理层电路50的ZQ校准处理的实施时间。然后，按组实施基于单一基准电阻30的对多个存储器物理层电路50的ZQ校准处理。由此，能够进行适当的频率、例如JEDEC标准中所推荐的频率下的ZQ校准处理。
此外，也能够并行地同时实施某一组(例如图7的使用基准电阻30_1的组)的校准、另一组(例如图7的使用基准电阻30_2的组)的校准、以及又一组(例如图7的使用基准电阻30_m的组)的校准。
如图7所示，示意性地表示了第2实施方式涉及的存储系统的框构成。
第2实施方式涉及的存储系统具备：印刷基板1000；配置在印刷基板1000上的非易失性存储器90(90_1_1、90_1_2、…、90_1_n)、(90_2_1、90_2_2、…、90_2_n)、…、(90_m_1、90_m_2、…、90_m_n)；配置在印刷基板1000上的封装基板100；以及配置在封装基板100上的SoC10。非易失性存储器90与SoC10经由多个通道连接。
SoC10具备：分别对应于多个通道所配置的多个(在此为m×n个)存储器物理层电路(50_1_1、50_1_2、…、50_1_n)、(50_2_1、50_2_2、…、50_2_n)、…、(50_m_1、50_m_2、…、50_m_n)；分别控制多个存储器物理层电路(50_1_1、50_1_2、…、50_1_n)、(50_2_1、50_2_2、…、50_2_n)、…、(50_m_1、50_m_2、…、50_m_n)的多个(在此为m×n个)存储控制器(40_1_1、40_1_2、…、40_1_n)、(40_2_1、40_2_2、…、40_2_n)、…、(40_m_1、40_m_2、…、40_m_n)；多个(在此为m个)ZQ校准用的焊盘20_1、20_2、…、20_m；以及控制SoC10内各部分的处理器(CPU)60。
第2实施方式涉及的存储系统还在印刷基板1000上具备经由焊盘20_1、20_2、…、20_m与各存储器物理层电路(50_1_1、50_1_2、…、50_1_n)、(50_2_1、50_2_2、…、50_2_n)、…、(50_m_1、50_m_2、…、50_m_n)连接的ZQ校准用的多个(在此为m个)基准电阻(R)30_1、30_2、…、30_m。
存储器物理层电路50以及存储控制器40在逻辑上被分为共享基准电阻30中的一个基准电阻的组。属于各自的组的n个存储器物理层电路的ZQ校准端子TZQ在SoC10的内部线或连接，并经由多个焊盘20中的一个焊盘以及多个焊球15中的一个焊球而与多个基准电阻30中的一个连接。处理器60使用按组所连接的、m个基准电阻30中的某一个，以分时控制方式实施各存储器物理层电路50的ZQ校准处理。
此外，也能够并行地同时实施某一组(例如图7的使用基准电阻30_1的组)的校准、另一组(例如图7的使用基准电阻30_2的组)的校准、以及又一组(例如图7的使用基准电阻30_m的组)的校准。
更详细而言，在第2实施方式涉及的存储系统中，将n×m个存储控制器40以及n×m个存储器物理层电路50分成m个组。在图7所示的例子中，将第1组设为存储控制器40_1_1、40_1_2、…、40_1_n以及存储器物理层电路50_1_1、50_1_2、…、50_1_n，将第2组设为存储控制器40_2_1、40_2_2、…、40_2_n以及存储器物理层电路50_2_1、50_2_2、…、50_2_n，…，将第m组设为存储控制器40_m_1、40_m_2、…、40_m_n以及存储器物理层电路50_m_1、50_m_2、…、50_m_n。
属于第1组的存储器物理层电路50_1_1、50_1_2、…、50_1_n的各ZQ校准端子TZQ在SoC10的内部线或连接后，经由单一焊盘20_1以及单一焊球15_1与单一基准电阻30_1连接。同样地，属于第2组的存储器物理层电路50_2_1、50_2_2、…、50_2_n的各ZQ校准端子TZQ在SoC10的内部线或连接后，经由单一焊盘20_2以及单一焊球15_2与单一基准电阻30_2连接。再者，属于第m组的存储器物理层电路50_m_1、50_m_2、…、50_m_n的各ZQ校准端子TZQ在SoC10的内部线或连接后，经由单一焊盘20_m以及单一焊球15_m与单一基准电阻30_m连接。
对于第1组，处理器60由控制信号CAL_1、CAL_2、CAL_3…、CAL_n，以分时方式依次切换各存储器物理层电路50_1_1、50_1_2、…、50_1_n的ZQ校准处理的实施时间，由此，能够进行基于单一基准电阻30_1的对多个存储器物理层电路50_1_1、50_1_2、…、50_1_n的ZQ校准处理。同样地，对于第2组，处理器60由控制信号CAL_1、CAL_2、CAL_3…、CAL_n，以分时方式依次切换各存储器物理层电路50_2_1、50_2_2、…、50_2_n的ZQ校准处理的实施时间，由此，能够进行基于单一基准电阻30_2的对多个存储器物理层电路50_2_1、50_2_2、…、50_2_n的ZQ校准处理。再者，对于第m组，处理器60由控制信号CAL_1、CAL_2、CAL_3…、CAL_n，以分时方式依次切换各存储器物理层电路50_m_1、50_m_2、…、50_m_n的ZQ校准处理的实施时间，由此，能够进行基于单一基准电阻30_m的对多个存储器物理层电路50_m_1、50_m_2、…、50_m_n的ZQ校准处理。
属于第1组的存储器物理层电路50_1_1、50_1_2、…、50_1_n分别内置ZQC80_1_1、80_1_2、…、80_1_n。各ZQC80_1_1、80_1_2、…、80_1_n在由处理器60分配给各自的ZQ校准处理的实施时间内，使用单一基准电阻30_1实施ZQ校准处理。其结果，存储器物理层电路50_1_1、50_1_2、…、50_1_n的每一个的导通电阻Ron和/或终端电阻Rtt根据各自的VT状态而被矫正。同样地，属于第2组的存储器物理层电路50_2_1、50_2_2、…、50_2_n分别内置ZQC80_2_1、80_2_2、…、80_2_n。各ZQC80_2_1、80_2_2、…、80_2_n在由处理器60分配给各自的ZQ校准处理的实施时间内，使用单一基准电阻30_2实施ZQ校准处理。其结果，存储器物理层电路50_2_1、50_2_2、…、50_2_n的每一个的导通电阻Ron和/或终端电阻Rtt根据各自的VT状态而被矫正。再者，属于第m组的存储器物理层电路50_m_1、50_m_2、…、50_m_n分别内置ZQC80_m_1、80_m_2、…、80_m_n。各ZQC80_m_1、80_m_2、…、80_m_n在由处理器60分配给各自的ZQ校准处理的实施时间内，使用单一基准电阻30_m实施ZQ校准处理。其结果，存储器物理层电路50_m_1、50_m_2、…、50_m_n的每一个的导通电阻Ron和/或终端电阻Rtt根据各自的VT状态而被矫正。
如上所述，根据第2实施方式涉及的存储系统，除了第1实施方式涉及的存储系统的作用效果之外，还能够带来如下的作用效果。即，在第2实施方式涉及的存储系统中，并非以SoC10整体，而是按组1～组m来以分时方式依次切换存储器物理层电路50的ZQ校准处理的实施时间，由此，实现了每一组的基于单一基准电阻30的对多个存储器物理层电路50的ZQ校准处理。由此，即使在一个通道的ZQ校准处理所要的时间增长了的情况下，也能够以所推荐的间隔实施ZQ校准处理。
另外，由于能够将配置于SoC10的焊盘20、配置于封装基板100的焊球15、以及配置在印刷基板1000上的基准电阻30抑制为每组1个，因此能够削减SoC10、封装基板100以及印刷基板1000的面积，也能够削减制造存储系统所要的成本。
(变形例)
如图8所示，示意性地表示了第2实施方式涉及的存储系统的变形例的框构成。
在图7所示的第2实施方式涉及的存储系统中，属于各组的存储器物理层电路的ZQ校准端子TZQ在SoC10的内部被线或连接后，按每一组，经由单一的焊盘20而与单一基准电阻30连接。与此相对地，在图8所示的变形例中，按ZQ校准端子TZQ具备专用的焊盘20，各ZQ校准端子TZQ经由各自专用的焊盘20，在SoC10的外部的封装基板100上被线或连接于焊球15，从而按组与基准电阻30连接。
更详细而言，对于第1组，按存储器物理层电路50_1_1、50_1_2、…、50_1_n的ZQ校准端子TZQ分别具备专用的焊盘20_1_1、20_1_2、…、20_1_n，各ZQ校准端子TZQ经由各自专用的焊盘20_1_1、20_1_2、…、20_1_n，在SoC10的外部的封装基板100上被线或连接后，经由焊球15与第1组用的基准电阻30_1连接。同样地，对于第2组，按存储器物理层电路50_2_1、50_2_2、…、50_2_n的ZQ校准端子TZQ分别具备专用的焊盘20_2_1、20_2_2、…、20_2_n，各ZQ校准端子TZQ经由各自专用的焊盘20_2_1、20_2_2、…、20_2_n，在SoC10的外部的封装基板100上被线或连接后，经由焊球15与第2组用的基准电阻30_2连接。再者，对于第m组，按存储器物理层电路50_m_1、50_m_2、…、50_m_n的ZQ校准端子TZQ分别具备专用的焊盘20_m_1、20_m_2、…、20_m_n，各ZQ校准端子TZQ经由各自专用的焊盘20_m_1、20_m_2、…、20_m_n，在SoC10的外部的封装基板100上被线或连接后，经由焊球15与第m组用的基准电阻30_m连接。
除上述以外的构成与第2实施方式涉及的存储系统的构成是同样的。
根据第2实施方式涉及的存储系统的变形例，由于能够将配置在印刷基板1000上的基准电阻30的数量抑制为与组数量相同，因此能够削减印刷基板1000的面积，也能够削减制造存储系统所要的成本。
再者，由于各ZQ校准端子TZQ经由各自专用的焊盘20_1_1、20_1_2、…、20_1_n、20_2_1、20_2_2、…、20_2_n、…、20_m_1、20_m_2、…、20_m_n，在SoC10的外部的封装基板100上被线或连接于焊球15，从而与基准电阻30_1、30_2、…、30_m连接，因此用于与基准电阻30连接的多条布线彼此间的连接设置在SoC10的外部的封装基板100上。所以，在希望削减SoC10的面积的情况下是有利的。
(ZQ校准处理)
第2实施方式涉及的存储系统的ZQ校准处理由图9中概略所示的流程图表示。
处理器60以分时方式依次切换各组、即组1～组m的每一组的ZQ校准处理的实施时间，由此，能够进行基于单一基准电阻30的对多个存储器物理层电路50的ZQ校准处理。
具体而言，如图9所示，在步骤S210中，处理器60实施各组1～m内的第1个的存储器物理层电路50_1_1、存储器物理层电路50_2_1、…、存储器物理层电路50_m_1的ZQ校准处理。同样地，在步骤S220中，处理器60实施各组1～m内的第2个的存储器物理层电路50_1_2、存储器物理层电路50_2_2、…、存储器物理层电路50_m_2到第(n-1)个的存储器物理层电路50_1_(n-1)、存储器物理层电路50_2_(n-1)、…、存储器物理层电路50_m_(n-1)的ZQ校准处理。进而，在步骤S230中，处理器60实施各组1～m内的第n个的存储器物理层电路50_1_n、存储器物理层电路50_2_n、…、存储器物理层电路50_m_n的ZQ校准处理。
步骤S230中的各组1～m内的第n个的存储器物理层电路50_1_n、存储器物理层电路50_2_n、…、存储器物理层电路50_m_n的ZQ校准处理结束后，处理器60使处理返回至步骤S210。
图10是表示图9所示的ZQ校准的处理中的步骤S210的详情的流程图。
如图10所示，在步骤S211～S213中，处理器60指示实施各组1～m内的第1个的存储器物理层电路50_1_1、存储器物理层电路50_2_1、…、存储器物理层电路50_m_1的ZQ校准处理。存储器物理层电路50_1_1、存储器物理层电路50_2_1、…、存储器物理层电路50_m_1的ZQC80_1_1、ZQC80_2_1、…、ZQC80_m_1实施ZQ校准处理。此外，步骤S211～S213能够并列地实施。
在步骤S214中，处理器60等待存储器物理层电路50_1_1、存储器物理层电路50_2_1、…、存储器物理层电路50_m_1的ZQ校准处理结束。
存储器物理层电路50_1_1、存储器物理层电路50_2_1、…、存储器物理层电路50_m_1的ZQ校准处理结束后，在步骤S215～S217中，处理器60指示停止存储器物理层电路50_1_1、存储器物理层电路50_2_1、…、存储器物理层电路50_m_1的ZQ校准处理。ZQC80_1_1、ZQC80_2_1、…、ZQC80_m_1停止ZQ校准处理。此外，步骤S215～S217也能够并列地实施。
即，如图11所示，步骤S211、S214、S215的时间段T211成为由处理器60以分时方式分配得到的存储器物理层电路50_1_1的ZQ校准处理的实施时间。步骤S212、S214、S216的时间段T212成为由处理器60以分时方式分配得到的存储器物理层电路50_2_1的ZQ校准处理的实施时间。步骤S213、S214、S217的时间段T213成为由处理器60以分时方式分配得到的存储器物理层电路50_m_1的ZQ校准处理的实施时间。此外，在图11中，为了简化说明，表示了串联排列出时间段T211、T212、T213的例子，但并不限定于此，也可以为时间段T211、T212、T213的一部分或全部互相重叠。也即是说，也能够将上述的ZQ校准处理在相同的时间段并列实施。
图12是表示图9所示的ZQ校准的处理中的步骤S230的详情的流程图。
如图12所示，在步骤S231～S233中，处理器60指示实施各组1～m内的第n个的存储器物理层电路50_1_n、存储器物理层电路50_2_n、…、存储器物理层电路50_m_n的ZQ校准处理。存储器物理层电路50_1_n、存储器物理层电路50_2_n、…、存储器物理层电路50_m_n的ZQC80_1_n、ZQC80_2_n、…、ZQC80_m_n实施ZQ校准处理。此外，步骤S231～S233能够并列地实施。
在步骤S234中，处理器60等待存储器物理层电路50_1_n、存储器物理层电路50_2_n、…、存储器物理层电路50_m_n的ZQ校准处理结束。
存储器物理层电路50_1_n、存储器物理层电路50_2_n、…、存储器物理层电路50_m_n的ZQ校准处理结束后，在步骤S235～步骤S237中，处理器60指示停止存储器物理层电路50_1_n、存储器物理层电路50_2_n、…、存储器物理层电路50_m_n的ZQ校准处理。ZQC80_1_n、ZQC80_2_n、…、ZQC80_m_n停止ZQ校准处理。此外，步骤S235～S237也能够并列地实施。
即，如图13所示，步骤S231、步骤S234、步骤S235的时间段T231成为由处理器60以分时方式分配得到的存储器物理层电路50_1_n的ZQ校准处理的实施时间。步骤S232、步骤S234、步骤S236的时间段T232成为由处理器60以分时方式分配得到的存储器物理层电路50_2_n的ZQ校准处理的实施时间。步骤S233、步骤S234、步骤S237的时间段T233成为由处理器60以分时方式分配得到的存储器物理层电路50_m_n的ZQ校准处理的实施时间。此外，在图13中，为了简化说明，表示了串联排列出时间段T231、T232、T233的例子，但并不限定于此，也可以为时间段T231、T232、T233的一部分或全部互相重叠。也即是说，也能够将上述的ZQ校准处理在相同的时间段并列实施。
如上所述，根据第2实施方式涉及的存储系统及其变形例，在具有连接于多个通道的非易失性存储器的存储系统中，即使减少在控制器10的外部连接的基准电阻30的数量，也能够高效且有效地进行各通道的存储器物理层电路50的ZQ校准处理。
尤其是，根据第2实施方式涉及的存储系统，能够抑制存储系统的制造成本，并且进行适当频率下的ZQ校准处理。
[第3实施方式]
相邻的存储器物理层电路(PHY)的VT条件趋于彼此相似，因此即使对相邻的存储器物理层电路各自进行ZQ校准处理，它们的结果多数也是相同的。于是，在第3实施方式涉及的存储系统中，由VT条件相似的相邻通道彼此间构成逻辑组，从组内的通道当中设定代表通道，仅对设定的代表通道进行ZQ校准处理。而且，将对代表通道实施得到的ZQ校准结果在组内的各通道间共享。也即是说，组内的除了代表通道以外的其他通道参照并使用代表通道的校准结果。由此，能够进行适当的频率、例如JEDEC标准所推荐的频率下的ZQ校准处理。
第3实施方式涉及的存储系统的一个组内的局部的框构成例示意性地表示于图14。在图14中，为了使说明易于理解，表示了着眼于一个组的第n个的存储器物理层电路50_n和存储控制器40_n的框构成例。
如图14所示，存储控制器40_n具备：以能够供组内的所有存储器物理层电路50_1～50_n的校准结果进行输入的方式所连接的n对1的选择器(SEL)41_n；以及存储有表示将组内的存储器物理层电路50_1～50_n中的哪个存储器物理层电路设为代表通道的信息的寄存器(REG)42_n。存储控制器40_n与也包括自身的存储器物理层电路50_n在内的、组内的所有存储器物理层电路50_1～50_n连接，以使得不论组内的存储器物理层电路50_1～50_n中的哪个存储器物理层电路成为代表通道都能够应对。即，对于存储控制器40_n的校准输入TCI_1～TCI_n，以可输入的方式连接从组内的所有存储器物理层电路50_1～50_n的校准结果输出TCO所输出的校准结果CAL_O_1～CAL_O_n。
存储控制器40_n内的选择器SEL41_n基于寄存器42_n内的信息，从校准结果CAL_O_1～CAL_O_n中选择代表通道的校准结果，并发送给存储器物理层电路50_n的ZQC80_n。
图15表示了第3实施方式涉及的存储系统的一个组内的整体的示意方框构成。
如图15所示，第3实施方式涉及的存储系统具备印刷基板1000、配置在印刷基板1000上的非易失性存储器90(90_1、90_2、90_3、…、90_n)、配置在印刷基板1000上的封装基板100、以及配置在封装基板100上的SoC10。非易失性存储器90与SoC10经由多个通道连接。
SoC10具备：分别对应于多个通道所配置的多个(在此为n个)存储器物理层电路50(50_1、50_2、…、50_n)；分别控制存储器物理层电路50(50_1、50_2、…、50_n)的多个(在此为n个)存储控制器40(40_1、40_2、…、40_n)；ZQ校准用的焊盘20；以及控制SoC10内各部分的处理器60。
第3实施方式涉及的存储系统还在印刷基板1000上具备经由焊盘20以及焊球15而与各存储器物理层电路50(50_1、50_2、…、50_n)连接的、与各组对应的ZQ校准用的基准电阻30。
在共享基准电阻30的组内，各存储器物理层电路50(50_1、50_2、…、50_n)的ZQ校准端子TZQ在SoC10的内部被线或连接，并经由单一焊盘20以及单一焊球15而与单一基准电阻30连接。处理器60仅针对组内的存储器物理层电路50(50_1、50_2、…、50_n)中的被设定为代表通道的存储器物理层电路50，使用单一基准电阻30实施ZQ校准处理。存储控制器40_n与组内的所有存储器物理层电路50(50_1、50_2、…、50_n)连接，以使得不论将组内的存储器物理层电路50(50_1、50_2、…、50_n)中的哪个存储器物理层电路50设定为代表通道都能够应对。即，对于存储控制器40的校准输入TCI_1～TCI_n，以能够供输入的方式连接从组内的所有存储器物理层电路50_1～50_n的校准结果输出TCO所输出的校准结果CAL_O_1～CAL_O_n。
组内的各存储控制器40(40_1、40_2、40_3、…40_n)具备1对n的选择器41(41_1、41_2、…、41_n)以及预先存储有表示组内的代表通道的信息的寄存器42(42_1、42_2、…、42_n)。存储控制器40内的选择器SEL41基于寄存器42内的信息，从校准结果CAL_O_1～CAL_O_n中选择代表通道的校准结果并发送给存储器物理层电路50的ZQC80。
此外，在图14～图15中，示出了寄存器42(42_1、42_2、…、42_n)设置在各存储控制器40(40_1、40_2、…、40_n)内的例子，但并不限定于此，也可以配置在SoC10内的可参照的任意位置。在该情况下，能够使用单一的寄存器42。
如此，在第3实施方式涉及的存储系统中，由VT条件相似的相邻通道彼此间构成逻辑组，从组内的通道当中设定代表通道，仅对设定的代表通道进行ZQ校准处理。而且，将对代表通道实施得到的ZQ校准结果在组内的各通道间共享。由此，处理器60无需在各组内进行用于分时控制的排他控制，处理器60的负荷减轻。另外，由于无需利用分时控制进行ZQ校准处理，因此能够常态实施ZQ校准处理，使得对于ZQ校准处理的实施频率的推荐也得以满足。
关于共享基准电阻30的逻辑分组的方法，考虑有以相邻通道来整理的方法、按配置NAND型闪存存储器的印刷基板1000的表面和背面来分的方法等，在此不特别限定。另外，如果I/O的能力等同，则也能够将DDR SDRAM的通道包含于同一组。ZQ校准处理是通过向外部的基准电阻30靠近来矫正的操作，因此如果基准电阻相同，则也能够与DDR存储器的通道共享。
在第3实施方式涉及的存储系统中，也与第1～第2实施方式涉及的存储系统的变形例同样地，可以构成为，按存储器物理层电路50(50_1、50_2、50_3、…、50_n)的ZQ校准端子TZQ分别具备专用的焊盘20(20_1、20_2、20_3、…、20_n)，各ZQ校准端子TZQ经由各自专用的焊盘20(20_1、20_2、20_3、…、20_n)，在SoC10的外部的封装基板100上被线或连接后，经由焊球15与基准电阻30连接。
(ZQ校准处理)
图16是表示第3实施方式涉及的存储系统中的ZQ校准处理的流程图。在图16中，表示了作为共享基准电阻30的组，构成了多个组1～组m的存储系统的ZQ校准处理。
在步骤S301中，分别从在VT条件相似的相邻通道彼此间所构成的组1～组m内的通道当中决定代表通道。具体而言，将与所决定的代表通道有关的信息设定于寄存器42(42_1、42_2、…、42_n)。代表通道既可以从外部以手动方式选择，也可以是SoC10内的处理器60从各组的多个通道中适当选择来决定。
在步骤S311中，处理器60对组1的代表通道的存储器物理层电路50实施ZQ校准处理，并将其ZQ校准结果在组1内的各通道间共享。组1的代表通道的ZQ校准处理由于在组1内无需进行排他控制而能够独占地实施，因此能够常态或在任意的定时实施。
同样地，在步骤S321中，处理器60对组2的代表通道的存储器物理层电路50实施ZQ校准处理，并将其ZQ校准结果在组2内的各通道间共享。组2的代表通道的ZQ校准处理由于在组2内无需进行排他控制而能够独占地实施，因此能够常态或在任意的定时实施。
又同样地，在步骤S331中，处理器60对组m的代表通道的存储器物理层电路50实施ZQ校准处理，并将其ZQ校准结果在组m内的各通道间共享。组m的代表通道的ZQ校准处理由于在组m内无需进行排他控制而能够独占地实施，因此能够常态或在任意的定时实施。
此外，步骤S311、步骤S321、步骤S331能够并列地实施。
如上所述，根据第3实施方式涉及的存储系统及其变形例，在具有连接于多个通道的非易失性存储器的存储系统中，即使减少在控制器10的外部连接的基准电阻30的数量，也能够高效且有效地进行各通道的存储器物理层电路50的ZQ校准处理。
尤其是，根据第3实施方式涉及的存储系统，能够抑制存储系统的制造成本，并且无需对处理器增加负荷就能够进行适当的频率下的ZQ校准处理。
[第4实施方式]
也考虑有如下情况：即使在设计时由VT条件相似的相邻通道彼此间构成了组，而实际中试着使存储系统工作时，VT条件也不会相似到假设的程度，其结果，得不到适当的校准结果。
于是，在第4实施方式涉及的存储系统中，使得在设计后也能够变更校准的组。
如图17所示，示意性地表示了第4实施方式涉及的存储系统的框构成。
第4实施方式涉及的存储系统具备印刷基板1000、配置在印刷基板1000上的非易失性存储器90(90_1、90_2、…、90_n)、配置在印刷基板1000上的封装基板100、以及配置在封装基板100上的SoC10。非易失性存储器90与SoC10经由多个通道连接。
SoC10具备：分别对应于多个通道所配置的n个存储器物理层电路50_1、50_2、…、50_n；分别控制存储器物理层电路50_1、50_2、…、50_n的n个存储控制器40_1、40_2、…、40_n；m个ZQ校准用的焊盘20_1、…、20_m；对m个ZQ校准用的焊盘20_1、…、20_m的每一个设置n个、并对应于各存储器物理层电路50_1、50_2、…、50_n所设置的开关(SW)(70_1_1、70_1_2、…、70_1_n)、…、(70_m_1、70_m_2、…、70_m_n)；以及控制SoC10内各部分的处理器(CPU)60。
第4实施方式涉及的存储系统还在印刷基板1000上具备经由焊盘20_1、…、20_m以及焊球15_1、…15_m而与各存储器物理层电路50_1、50_2、…、50_n连接的ZQ校准用的m个基准电阻(R)30_1、…、30_m。
分别连接于各存储器物理层电路50_1、50_2、…、50_n的开关(70_1_1、70_1_2、…、70_1_n)、…、(70_m_1、70_m_2、…、70_m_n)由处理器60控制为按存储器物理层电路50_1、50_2、…、50_n而仅使对应的n个开关70中的某一个导通，由此，存储器物理层电路50以及存储控制器40被分配给共享m个基准电阻30_1、…、30_m中的一个基准电阻的m个组中的某一组。各个组的ZQ校准端子TZQ在SoC10的内部被线或连接，并经由m个焊盘20中的一个而与m个基准电阻30中的一个连接。处理器60使用按组连接的、基准电阻30中的某一个，以分时控制方式实施各存储器物理层电路50的ZQ校准处理。
在此，作为开关70，例如能够使用机械开关、机械式继电器开关、半导体开关等能够切换模拟信号的导通(短路)和断开(解放)的开关。
在第4实施方式涉及的存储系统中，例如在通电后的初始化序列时，对n个存储器物理层电路50的每一个实施ZQ校准处理，而且，基于存储器物理层电路50的各个ZQ校准结果，处理器60由控制信号SWC控制各开关70，将n个存储器物理层电路50以及存储控制器40分别分配给共享m个基准电阻30中的一个基准电阻的m个组中的某一组。例如，校准结果相似的通道由于能够判断为VT条件相似，因此能够定义为属于同一组的通道。
此外，能够将与各开关70的控制有关的信息预先存储于SoC10内的控制寄存器(未图示)等，处理器60也能够参照着控制寄存器执行各开关70的控制。
像这样进行逻辑分组，之后在各组内实施如在第2～第3实施方式中说明的ZQ校准处理。
如此，根据第4实施方式涉及的存储系统，由于在相邻的存储器物理层电路50的VT条件不相似的情况等、在装置设计后也能够变更ZQ校准处理用的组，因此能够以最佳的条件实施ZQ校准处理。
(变形例)
如图18所示，示意性地表示了第4实施方式涉及的存储系统的变形例的框构成。
在图17所示的第4实施方式涉及的存储系统中，各组内的ZQ校准端子TZQ经由开关70在SoC10的内部被线或连接后，按每组，经由焊盘20与基准电阻30连接。与此相对地，在图18所示的变形例中，按ZQ校准端子TZQ分别具备专用的焊盘(20_1_1、20_1_2、…、20_1_n)、…、(20_m_1、20_m_2、…、20_m_n)，各ZQ校准端子TZQ经由开关70，并经由各自专用的焊盘20在SoC10的外部的封装基板100上被线或连接后，经由焊球15_1、…、15_m中的某一个而与基准电阻30_1、…、30_m中的某一个连接。
更详细而言，按分配给第1组的存储器物理层电路50的ZQ校准端子TZQ而分别具备专用的焊盘20_1_1、20_1_2、…、20_1_n，各ZQ校准端子TZQ经由各自专用的焊盘20_1_1、20_1_2、…、20_1_n，在SoC10的外部的封装基板100上被线或连接后，经由焊球15_1而与第1组用的基准电阻30_1连接。同样地，按分配给第m组的存储器物理层电路50的ZQ校准端子TZQ而分别具备专用的焊盘20_m_1、20_m_2、…、20_m_n，各ZQ校准端子TZQ经由各自专用的焊盘20_m_1、20_m_2、…、20_m_n，在SoC10的外部的封装基板100上被线或连接后，经由焊球15_m而与第m组用的基准电阻30_m连接。
除上述以外的构成与第4实施方式涉及的存储系统的构成是同样的。
(ZQ校准处理)
第4实施方式涉及的存储系统的ZQ校准处理由图19中概略所示的流程图表示。图19所示的流程图针对如图7所示的分成m个的组表示了变更组的处理的例子。
在步骤S410中，处理器60实施各组1～m内的第1个的存储器物理层电路50_1_1、存储器物理层电路50_2_1、…、存储器物理层电路50_m_1的ZQ校准处理。同样地，在步骤S420中，处理器60实施各组1～m内的第2个的存储器物理层电路50_1_2、存储器物理层电路50_2_2、…、存储器物理层电路50_m_2到第(n-1)个的存储器物理层电路50_1_(n-1)、存储器物理层电路50_2_(n-1)、…、存储器物理层电路50_m_(n-1)、…、的ZQ校准处理。进而，在步骤S430中，处理器60实施各组1～m内的第n个的存储器物理层电路50_1_n、存储器物理层电路50_2_n、…、存储器物理层电路50_m_n的ZQ校准处理。此外，步骤S410～S430的处理与在第2实施方式中说明的图9的流程图的步骤S210～步骤S230的处理是同样的。
在步骤S440中，处理器60基于步骤S410～S430的ZQ校准处理的结果，控制各开关(70_1_1、70_1_2、…、70_1_n)、…、(70_m_1、70_m_2、…、70_m_n)，变更ZQ校准处理用的组。
在步骤S450～S470中，处理器60分别实施各组1～组m的ZQ校准处理。此外，步骤S450、S460、S470能够并列地实施。
如上所述，根据第1～第4实施方式涉及的存储系统以及它们的变形例，在具有连接于多个通道的非易失性存储器的存储系统中，构成为(1)分别对应于多个通道的多个存储器物理层电路经由一个校准用的焊盘而共同连接于基准电阻，基准电阻被分时使用；(2)具备多个上述校准用的焊盘与基准电阻的集合(set)，通过使类似条件下的通道成组来优化ZQ校准处理的频率；(3)与上述基准电阻共同连接的多个NAND通道相邻配置，多个通道中的一部分通道的ZQ校准结果也应用于其他通道；(4)上述组可以根据需要而改组。因此，能够提供一种存储系统，在具有连接于多个通道的非易失性存储器的存储系统中，即使减少在控制器的外部连接的基准电阻的数量，也能够高效且有效地进行各通道的存储器物理层电路的ZQ校准。
说明了本发明的几个实施方式，但是这些实施方式是作为例子而提示的，并非意图限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，在不脱离发明要旨的范围内能够进行各种省略、替换、变更。这些实施方式和/或其变形包含于发明的范围和/或要旨内，并且包含于技术方案中记载的发明及与其等同的范围内。

Claims (10)

1.一种存储系统，具备：
多个非易失性存储器；
控制器，其经由多个通道与所述多个非易失性存储器连接，包括分别对应于所述多个通道所配置的多个存储器物理层电路、与所述多个存储器物理层电路对应的校准用的焊盘、和控制所述多个存储器物理层电路的处理器；以及
校准用的单一基准电阻，其经由所述焊盘与所述多个存储器物理层电路连接，
所述多个存储器物理层电路的每一个的基于校准的输出被线或连接，并经由所述焊盘与所述单一基准电阻连接，
所述处理器使用所述单一基准电阻，以分时方式实施对于所述多个存储器物理层电路各自的校准。
2.根据权利要求1所述的存储系统，
所述焊盘为单一焊盘，
所述多个存储器物理层电路的每一个的校准端子在所述控制器的内部线或连接，并经由所述焊盘与所述单一基准电阻连接。
3.根据权利要求1所述的存储系统，
按所述多个存储器物理层电路的所述校准端子分别具备专用的所述焊盘，所述多个存储器物理层电路的每一个的基于校准的输出分别经由所述专用的焊盘，在所述控制器的外部线或连接于焊球而与所述单一基准电阻连接。
4.一种存储系统，具备：
多个非易失性存储器；
控制器，其经由多个通道与所述多个非易失性存储器连接，包括分别对应于所述多个通道所配置的多个存储器物理层电路、与所述多个存储器物理层电路分别对应的多个校准用的焊盘、和控制所述多个存储器物理层电路的处理器；以及
校准用的多个基准电阻，其经由所述多个焊盘分别与所述多个存储器物理层电路连接，
所述多个存储器物理层电路被逻辑划分为多个组，属于所述多个组中的一个组的所述多个存储器物理层电路共享所述多个基准电阻中的一个，属于各自的组的所述存储器物理层电路的每一个的基于校准的输出被线或连接，并经由所述多个焊盘中的一个焊盘与所述多个基准电阻中的一个基准电阻连接，
所述处理器使用按所述组所连接的所述多个基准电阻中的某一个，实施所述存储器物理层电路的校准处理。
5.根据权利要求4所述的存储系统，
所述处理器按所述组，以分时方式实施所述存储器物理层电路的校准处理。
6.根据权利要求4所述的存储系统，
所述处理器仅针对属于所述多个组中的第1组的所述多个存储器物理层电路中的、被设定为代表通道的存储器物理层电路，使用所述多个基准电阻中的某一个实施校准处理，
属于所述第1组的所述多个存储器物理层电路具备以能够供属于所述第1组的所有所述存储器物理层电路的校准结果进行输入的方式所连接的选择器，由所述选择器从所述校准结果中选择被设定为所述代表通道的存储器物理层电路的校准结果。
7.根据权利要求6所述的存储系统，
还具备寄存器，所述寄存器存储有表示所述组内的所述存储器物理层电路中的被设定为代表通道的存储器物理层电路的信息。
8.根据权利要求4至7中任一项所述的存储系统，
还具备开关，相对于所述多个焊盘的每一个，设置有与所述各存储器物理层电路相同数量的开关，
连接于所述存储器物理层电路的所述开关由所述处理器控制为仅使与所述多个焊盘中的一个焊盘对应的所述多个存储器物理层电路中的某一个导通，由此，所述存储器物理层电路被分配到共享所述多个基准电阻中的一个基准电阻的多个组中的某一组，
所述处理器使用按所述组所连接的所述基准电阻中的某一个，以分时方式实施所述各存储器物理层电路的校准处理。
9.根据权利要求4至7中任一项所述的存储系统，
所述各存储器物理层电路的基于校准的输出在所述控制器的内部线或连接，并经由所述焊盘与所述多个基准电阻中的某一个连接。
10.根据权利要求4至7中任一项所述的存储系统，
按所述多个存储器物理层电路的基于所述校准的输出分别具备专用的所述焊盘，所述基于各校准的输出分别经由所述专用的焊盘，在所述控制器的外部线或连接于焊球而与所述多个基准电阻中的某一个连接。
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