CN112558861B - 一种面向多核处理器阵列的数据加载和存储系统及方法 - Google Patents

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Abstract

本发明公开一种面向多核处理器阵列的数据加载和存储系统及方法，属于多核处理器阵列数据加载和存储技术技术领域。包括：一个存储模块、一个缓存模块、一个控制模块、若干个数据加载模块、若干个数据存储模块和一个多核处理器阵列模块。数据在DDR中是连续存储的，多核处理器计算的数据可能是连续排列，也可能是按照一定的规律排列，在DMA利用BURST模式将数据读入到DATA_BUF后，为支持快速将数据加载到多核处理器阵列而设计数据加载模块20，即load模块；相反的，为了将多核处理器阵列计算的结果按照一定的规律快速存储到DATA_BUF而设计数据存储模块30，即store模块。本发明解决了现有技术中粗粒度可重构计算不能满足各种计算需求，不能支持多核处理器阵列的数据加载和存储的问题。

Description

一种面向多核处理器阵列的数据加载和存储系统及方法
技术领域
本发明属于多核处理器阵列数据加载和存储技术技术领域，尤其涉及一种面向多核处理器阵列的数据加载和存储系统及方法。
背景技术
粗粒度可重构架构提供了比通用处理器更高的性能，比专用集成电路更好的灵活性。粗粒度可重构架构内部通过互联组成多核处理器阵列，可以并行处理逻辑或算术运算。现有的粗粒度可重构计算不能满足各种计算需求，不能支持多核处理器阵列的数据加载和存储。
发明内容
本发明的目的是提供一种面向多核处理器阵列的数据加载和存储系统及方法，以解决现有技术中粗粒度可重构计算不能满足各种计算需求，不能支持多核处理器阵列的数据加载和存储的问题。
为了实现上述目的，本发明提供如下技术方案：
一种面向多核处理器阵列的数据加载和存储系统，包括：
一个存储模块，其能够存储配置指令代码和数据。
一个缓存模块，其包括一个指令缓存模块和一个数据缓存模块；所述指令缓存模块缓存存储模块中的配置指令，所述数据缓存模块缓存存储模块中的数据；
一个控制模块，控制模块能够输出触发信号。
若干个数据加载模块，配置为判断是否接收到触发信号，若是，所述数据加载模块能够读取对应的所述指令缓存模块的配置指令，并根据配置指令生成数据地址，读取数据缓存模块中的数据；
一个多核处理器阵列模块，其配置为能够接收所述数据加载模块的数据，并计算接收到的所述数据；
若干个数据存储模块，数据存储模块能够接收多核处理器阵列模块输出的结果数据并存储。
数据缓存模块能够接收多核处理器阵列模块输出的结果数据并缓存输出的结果数据，同时将结果数据写回到存储模块中。
在上述技术方案的基础上，本发明还可以做如下改进：
进一步地，若干个数据加载模块和若干个数据存储模块分别具有若干个对应的取指模块，取指模块配置为能够生成读取配置指令的地址。
进一步地，若干个数据加载模块和若干个数据存储模块分别具有若干个对应的译码模块，译码模块配置为能够接收取指模块输出的配置指令。
译码模块能够解析配置指令的参数，译码模块能够保存参数。
进一步地，若干个数据加载模块和若干个数据存储模块分别具有若干个对应的地址生成模块，配置为能够接收译码模块输出的配置指令的参数。
进一步地，还包括若干个寄存器，寄存器通过控制模块配置。
进一步地，数据加载模块和数据存储模块能够支持间接寻址和立即数寻址。
当数据加载模块和数据存储模块间接寻址时，基地址根据配置指令对应字段的参数选择寄存器。
当数据加载模块和数据存储模块直接寻址时，基地址来自配置指令。
进一步地，地址生成模块支持基地址间接寻址和直接寻址的基础上，支持地址变换、地址取模和正常模式。
数据加载模块和数据存储模块根据多核处理器阵列模块的规格分配个数。
进一步地，数据加载模块和数据存储模块内置FFT专用地址生成器。
在读取的数据加载模块和数据存储模块模式使用时，数据加载模块可以从不同的数据缓存模块中加载数据和旋转因子，生成地址取决于FFT的级数和当前级数。
进一步地，数据存储模块将多核处理器阵列计算后的结果存储到数据缓存模块中,用于下一级FFT计算。
一种面向多核处理器阵列的数据加载和存储方法，其特征在于，包括：
S101，一个存储模块，其能够存储配置指令代码和数据；
S102，一个缓存模块，其包括一个指令缓存模块和一个数据缓存模块；所述指令缓存模块缓存存储模块中的配置指令，所述数据缓存模块缓存存储模块中的数据；
S103，一个控制模块，所述控制模块能够输出触发信号；
S104，若干个数据加载模块，配置为判断是否接收到触发信号，若是，所述数据加载模块能够读取对应的所述指令缓存模块的配置指令，并根据配置指令生成数据地址，读取数据缓存模块中的数据；
S105，一个多核处理器阵列模块，其配置为能够接收所述数据加载模块的数据，并计算接收到的所述数据；
S106，若干个数据存储模块，所述数据存储模块能够接收所述多核处理器阵列模块输出的结果数据并存储；
S107，所述数据缓存模块能够接收所述多核处理器阵列模块输出的结果数据并缓存输出的结果数据，同时将结果数据写回到所述存储模块中。
本发明具有如下优点：
本发明中的面向多核处理器阵列的数据加载和存储系统及方法，数据在DDR中是连续存储的，多核处理器计算的数据可能是连续排列，也可能是按照一定的规律排列。在DMA利用BURST模式将数据读入到数据缓存模块后，为支持快速将数据加载到多核处理器阵列而设计数据加载模块，即load模块。为了将多核处理器阵列计算的结果按照一定的规律快速存储到DATA BUF而设计数据存储模块，即store模块。通过数据加载模块和数据存储模块将参加计算的数据送到多核处理器阵列模块，并将多核处理器阵列模块计算后的结果放到存储模块。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为面向多核处理器阵列的数据加载和存储方法流程图。
图2为面向多核处理器阵列的数据加载和存储系统整体架构示意图。
图3为面向多核处理器阵列的数据加载和存储系统的Load模块示意图。
图4为面向多核处理器阵列的数据加载和存储系统的store模块示意图。
标号说明
缓存模块10，指令缓存模块101，数据缓存模块102，数据加载模块20，数据存储模块30，多核处理器阵列模块40，取指模块50，译码模块60，地址生成模块70。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1-4所示，本发明实施例提供了一种面向多核处理器阵列的数据加载和存储系统及方法，包括：一个存储模块、一个缓存模块10、一个控制模块、若干个数据加载模块20(即load模块)、若干个数据存储模块30(即store模块)和一个多核处理器阵列模块40。缓存模块10包括一个指令缓存模块101(即CSPM_BUF模块)和一个数据缓存模块102(即DATA_BUF模块)。
数据在DDR中是连续存储的，多核处理器计算的数据可能是连续排列，也可能是按照一定的规律排列，在DMA利用BURST模式将数据读入到DATA_BUF后，为支持快速将数据加载到多核处理器阵列而设计数据加载模块20，即load模块。相反的，为了将多核处理器阵列计算的结果按照一定的规律快速存储到DATA_BUF而设计数据存储模块30，即store模块。
DDR(Double DataRate双倍速率同步动态随机存储器)，DDR运用先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步。DDR使用了DLL(Delay Locked Loop)延时锁定回路提供一个数据滤波信号技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每16次输出一次，并重新同步来自不同存储器模块的数据。
DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟脉冲的上升沿和下降沿读出数据。DDR为184针脚，主要包含了新的控制、时钟、电源和接地等信号。DDR内存采用的是支持2.5V电压的SSTL2标准。
DMA(Direct Memory Access，直接存储器访问)是所有现代电脑的重要特色，它允许不同速度的硬件装置来沟通，而不需要依赖于CPU的大量中断负载。DMA传输将数据从一个地址空间复制到另外一个地址空间。当CPU初始化这个传输动作，传输动作本身是由DMA控制器来实行和完成。典型的例子就是移动一个外部内存的区块到芯片内部更快的内存区。像是这样的操作并没有让处理器工作拖延，反而可以被重新排程去处理其他的工作。DMA传输对于高效能嵌入式系统算法和网络是很重要的。
在实现DMA传输时，是由DMA控制器直接掌管总线，因此，存在着一个总线控制权转移问题。即DMA传输前，CPU要把总线控制权交给DMA控制器，而在结束DMA传输后，DMA控制器应立即把总线控制权再交回给CPU。一个完整的DMA传输过程必须经过DMA请求、DMA响应、DMA传输、DMA结束4个步骤。
存储模块能够存储配置指令代码和数据。
缓存模块10包括一个指令缓存模块101和一个数据缓存模块102；所述指令缓存模块101缓存存储模块中的配置指令，所述数据缓存模块102缓存存储模块中的数据；
指令缓存模块101(即CSPM_BUF模块)，能够存储待计算的数据。数据缓存模块102(即DATA_BUF模块)，能够存储待执行的指令。CSPM_BUF对乒乓和连续模式的支持：CSPM_BUF由两块缓存组成，load模块根据上层控制信号，实现对CSPM_BUF的乒乓读取和连续读取；
配置指令中包含该load模块和store模块待加载数据基地址、待存储数据基地址、待加载数据大小、待存储数据大小、待加载数据排列方式和带存储数据排列方式。配置指令的缓存CSPM_BUF支持乒乓操作和连续操作，用以提高配置指令的访问的效率。
一个控制模块，控制模块能够输出触发信号。
数据加载模块20，配置为判断是否接收到触发信号，若是，所述数据加载模块20能够读取对应的所述指令缓存模块101的配置指令，并根据配置指令生成数据地址，读取数据缓存模块102中的数据；
数据加载模块20接收到控制模块的触发信号后，可独立读取其对应指令缓存模块101中的配置指令。若干个数据加载模块20具有若干个对应的取指模块50，取指模块50配置为能够生成读取配置指令的地址，取指模块50将配置指令发给译码模块6060。
译码模块60能够解析配置指令的参数，译码模块60能够保存参数，用于数据地址的生成。
load模块支持间接寻址和立即数寻址。在间接寻址中，基地址根据配置指令对应字段的参数选择寄存器，这些寄存器可由控制模块配置。在立即数寻址数寻址中，基地址来自配置指令。
load/store指令中有地址模式字段，根据该字段说明本条指令是间接寻址还是立即数寻址；同时在间接寻址的模式下寄存器字段指示基地址所在的寄存器.
若干个数据加载模块20具有若干个对应的地址生成模块70，配置为能够接收译码模块60输出的配置指令的参数。
地址生成模块70在支持基地址间接寻址和直接寻址的基础上，支持地址变换、地址取模和正常模式。load/store模块可以根据多核处理器阵列的规格分配个数。
load/store指令中有地址模式字段，支持间接寻址下的地址变换、地址取模、正常模式和直接寻址下的地址变换、地址取模、正常模式以及FFT地址生成共7种模式，地址模式字段用3bits的字段完成对以上的模式的编码。
load模块除了支持以上模式外，内置FFT专用地址生成器。在读取的loade指令FFT模式使用时，load模块可以从不同的数据缓存DATA_BUF中加载数据和旋转因子，而且生成地址取决于FFT的级数和当前级数。
数据存储模块30，配置为判断是否接收到触发信号，若是，数据存储模块30能够读取对应的数据缓存模块102的数据信息。数据存储模块30接收到控制模块的触发信号后，可独立读取其对应指令缓存模块101中的配置指令。若干个数据存储模块30具有若干个对应的取指模块50，取指模块50配置为能够生成读取配置指令的地址。取指模块50将配置指令发给译码模块60。
若干个数据存储模块30具有若干个对应的译码模块60，译码模块60配置为能够接收取指模块50输出的配置指令。译码模块60能够解析配置指令的参数，译码模块60能够保存参数，用于数据地址的生成。
store模块支持间接寻址和立即数寻址。在间接寻址中，基地址根据配置指令对应字段的参数选择寄存器，这些寄存器可由控制模块配置。在立即数寻址数寻址中，基地址来自配置指令。
若干个数据存储模块30具有若干个对应的地址生成模块70，配置为能够接收译码模块60输出的配置指令的参数。
地址生成模块70在支持基地址间接寻址和直接寻址的基础上，支持地址变换、地址取模和正常模式。store模块可以根据多核处理器阵列的规格分配个数。
store模块除了支持以上模式外，内置FFT专用地址生成器。在读取的store指令FFT模式使用时，store模块则将计算后的结果存储到数据缓存DATA_BUF中,用于下一级FFT计算。
优选的，1024点的FFT，一共需要做10级(2^10),load/store每次做1级，也就是需要执行1，2，3...9,10，共10级。FFT地址生成根据FFT的点数(1024点)以及当前的级数生成对应的地址。
一个多核处理器阵列模块40，其配置为能够接收所述数据加载模块20的数据，并计算接收到的所述数据；
多核处理器阵列模块40包括多个处理器核，处理器核1、处理器核2、…、处理器核N，其每个处理器核为单个处理器单元。多核处理器阵列模块40从指令缓存模块101读取指令代码，从数据缓存模块102读取数据，执行指令代码进行数据计算。
一种面向多核处理器阵列的数据加载和存储方法，其特征在于，包括：
S101，配置一个存储模块。
本步骤中，配置一个存储模块，其能够存储配置指令代码和数据。
S102，配置一个缓存模块。
本步骤中，配置一个缓存模块10，其包括一个指令缓存模块101和一个数据缓存模块102。指令缓存模块101能够从存储模块中读取指令代码并缓存，数据缓存模块102能够从存储模块中读取数据并缓存。
S103，配置一个控制模块。
本步骤中，配置一个控制模块，控制模块能够输出触发信号。
S104，配置若干个能够读取对应的指令缓存模块中配置指令的数据加载模块。
本步骤中，配置若干个数据加载模块20，配置为判断是否接收到触发信号，若是，数据加载模块20能够读取对应的指令缓存模块101的配置指令。
S105，配置一个多核处理器阵列模块。
本步骤中，配置一个多核处理器阵列模块40，从数据加载模块20读取配置指令，从数据存储装置读取数据，执行配置指令进行数据计算。
S106，配置若干个能够接收多核处理器阵列模块输出的结果数据并存储的数据存储模块。
本步骤中，配置若干个数据存储模块，数据存储模块30能够接收多核处理器阵列模块40输出的结果数据并存储。
S107，数据缓存模块能够接收多核处理器阵列模块输出的结果数据并缓存且能够将结果数据写回到存储模块中。
本步骤中，数据缓存模块102能够接收多核处理器阵列模块40输出的结果数据并缓存输出的结果数据，同时将结果数据写回到存储模块中。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制。尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种面向多核处理器阵列的数据加载和存储系统，其特征在于，包括：
一个存储模块，其能够存储配置指令代码和数据；
一个缓存模块，其包括一个指令缓存模块和一个数据缓存模块；所述指令缓存模块缓存存储模块中的配置指令，所述数据缓存模块缓存存储模块中的数据；
一个控制模块，所述控制模块能够输出触发信号；
若干个数据加载模块，配置为判断是否接收到触发信号，若是，所述数据加载模块能够读取对应的所述指令缓存模块的配置指令，并根据配置指令生成数据地址，读取数据缓存模块中的数据；
一个多核处理器阵列模块，其配置为能够接收所述数据加载模块的数据，并计算接收到的所述数据；
若干个数据存储模块，所述数据存储模块能够接收所述多核处理器阵列模块输出的结果数据并存储；
所述数据缓存模块能够接收所述多核处理器阵列模块输出的结果数据并缓存输出的结果数据，同时将结果数据写回到所述存储模块中；
所述数据缓存模块设置为多个所述数据缓存模块；
所述数据加载模块和所述数据存储模块内置FFT专用地址生成器；
在读取的数据加载模块和所述数据存储模块模式使用时，数据加载模块可以从不同的数据缓存模块中加载数据和旋转因子，生成地址取决于FFT的级数和当前级数。
2.如权利要求1所述的面向多核处理器阵列的数据加载和存储系统，其特征是，若干个所述数据加载模块和若干个所述数据存储模块分别具有若干个对应的取指模块，所述取指模块配置为能够生成读取所述配置指令的地址。
3.如权利要求2所述的面向多核处理器阵列的数据加载和存储系统，其特征是，若干个所述数据加载模块和若干个所述数据存储模块分别具有若干个对应的译码模块，所述译码模块配置为能够接收所述取指模块输出的配置指令；
所述译码模块能够解析配置指令的参数，所述译码模块能够保存所述参数。
4.如权利要求3所述的面向多核处理器阵列的数据加载和存储系统，其特征是，若干个所述数据加载模块和若干个所述数据存储模块分别具有若干个对应的地址生成模块，配置为能够接收所述译码模块输出的配置指令的参数。
5.如权利要求4所述的面向多核处理器阵列的数据加载和存储系统，其特征是，还包括若干个寄存器，所述寄存器通过所述控制模块配置。
6.如权利要求5所述的面向多核处理器阵列的数据加载和存储系统，其特征是，所述数据加载模块和所述数据存储模块能够支持间接寻址和立即数寻址；
当所述数据加载模块和所述数据存储模块间接寻址时，基地址根据所述配置指令对应字段的参数选择寄存器；
当所述数据加载模块和所述数据存储模块直接寻址时，基地址来自配置指令。
7.如权利要求6所述的面向多核处理器阵列的数据加载和存储系统，其特征在是，所述地址生成模块支持基地址间接寻址和直接寻址的基础上，支持地址变换、地址取模和正常模式；
所述数据加载模块和所述数据存储模块根据多核处理器阵列模块的规格分配个数。
8.如权利要求1所述的面向多核处理器阵列的数据加载和存储系统，其特征是，所述数据存储模块将多核处理器阵列计算后的结果存储到数据缓存模块中,用于下一级FFT计算。
9.一种面向多核处理器阵列的数据加载和存储方法，其特征在于，包括：
S101，一个存储模块，其能够存储配置指令代码和数据；
S102，一个缓存模块，其包括一个指令缓存模块和一个数据缓存模块；所述指令缓存模块缓存存储模块中的配置指令，所述数据缓存模块缓存存储模块中的数据；
S103，一个控制模块，所述控制模块能够输出触发信号；
S104，若干个数据加载模块，配置为判断是否接收到触发信号，若是，所述数据加载模块能够读取对应的所述指令缓存模块的配置指令，并根据配置指令生成数据地址，读取数据缓存模块中的数据；
S105，一个多核处理器阵列模块，其配置为能够接收所述数据加载模块的数据，并计算接收到的所述数据；
S106，若干个数据存储模块，所述数据存储模块能够接收所述多核处理器阵列模块输出的结果数据并存储；
S107，所述数据缓存模块能够接收所述多核处理器阵列模块输出的结果数据并缓存输出的结果数据，同时将结果数据写回到所述存储模块中；
所述数据缓存模块设置为多个所述数据缓存模块；
所述数据加载模块和所述数据存储模块内置FFT专用地址生成器；
在读取的数据加载模块和所述数据存储模块模式使用时，数据加载模块可以从不同的数据缓存模块中加载数据和旋转因子，生成地址取决于FFT的级数和当前级数。
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