CN112532231B - Tspc触发器、时序逻辑电路和射频电路 - Google Patents

Tspc触发器、时序逻辑电路和射频电路 Download PDF

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CN112532231B CN202011422129.3A CN202011422129A CN112532231B CN 112532231 B CN112532231 B CN 112532231B CN 202011422129 A CN202011422129 A CN 202011422129A CN 112532231 B CN112532231 B CN 112532231B
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Abstract

本申请涉及一种TSPC触发器、时序逻辑电路和射频电路，TSPC触发器，包括反相电路、与非逻辑电路、第一控制开关、第二控制开关、第一级电路、第二级电路、第三级电路和输出级电路，反相电路连接与非逻辑电路、第一控制开关、第二控制开关、第一级电路、第二级电路和第三级电路，第一级电路连接与非逻辑电路和第二级电路，第二级电路连接第一控制开关和第三级电路，第三级电路连接第二控制开关和输出级电路。利用置位信号和复位信号改变与非逻辑电路的通断并调节各级电路的状态，实现TSPC触发器的复位、置位功能，增大了使用灵活性。

Description

TSPC触发器、时序逻辑电路和射频电路
技术领域
本申请涉及半导体集成电路技术领域，特别是涉及一种TSPC触发器、时序逻辑电路和射频电路。
背景技术
D触发器作为时序逻辑电路中不可缺少的标准单元，广泛应用于各种电路设计。现阶段带复位置位功能的静态逻辑D触发器MOS晶体管个数多、面积大、且工作频率低。传统的静态逻辑D触发器很难满足其高速逻辑触发应用，而动态逻辑TSPC(True Single PhaseClock，真单相时钟)触发器因工作频率高而被广泛应用。
传统的TSPC触发器，在普通的动态逻辑TSPC触发器基础上增加MOS晶体管，以满足带有置位功能的D触发器。然而传统的TSPC触发器只具备置位功能，使用灵活性受限。
发明内容
基于此，有必要针对上述问题，提供一种可提高使用灵活性的TSPC触发器、时序逻辑电路和射频电路。
一种TSPC触发器，包括反相电路、与非逻辑电路、第一控制开关、第二控制开关、第一级电路、第二级电路、第三级电路和输出级电路，所述反相电路连接所述与非逻辑电路、所述第一控制开关、所述第二控制开关、所述第一级电路、所述第二级电路和所述第三级电路，所述第一级电路连接所述与非逻辑电路和所述第二级电路，所述第二级电路连接所述第一控制开关和所述第三级电路，所述第三级电路连接所述第二控制开关和所述输出级电路，所述反相电路接收复位信号和置位信号，所述与非逻辑电路接收复位信号及所述置位信号的反相信号，所述第一级电路接收输入信号，所述输出级电路输出信号，所述第一级电路、所述第二级电路和所述第三级电路还接收时钟信号；
所述反相电路用于对接收的复位信号和置位信号进行反相，并将反相后的复位信号发送至所述第二级电路和所述第一控制开关，以及将反相后的置位信号发送至所述第一级电路、所述与非逻辑电路、所述第三级电路和所述第二控制开关；
当所述置位信号为低电平，所述复位信号为高电平时，所述与非逻辑电路导通，所述第一控制开关关闭，所述第二控制开关打开，所述第一级电路输送低电平至所述第二级电路，所述第二级电路输送高电平至所述第三级电路，所述第三级电路输送低电平至所述输出级电路，所述输出级电路输出高电平；
当所述复位信号为低电平，所述置位信号为高电平时，所述与非逻辑电路断开，所述第一控制开关打开，所述第二控制开关关闭，所述第一级电路输送所述输入信号的反相信号至所述第二级电路，所述第二级电路输送低电平至所述第三级电路，所述第三级电路输送高电平至所述输出级电路，所述输出级电路输出低电平。
在其中一个实施例中，所述反相电路包括第一反相器和第二反相器，
所述第一反相器的输入端接收置位信号，所述第一反相器的输出端连接所述第一级电路、所述与非逻辑电路和所述第三级电路，所述第二控制开关的控制端连接所述第一反相器的输出端，所述第二控制开关的输入端连接所述第三级电路和所述输出级电路，所述第二控制开关的输出端接地；
所述第二反相器的输入端接收复位信号，所述第二反相器的输出端连接所述第二级电路，所述第一控制开关的控制端连接所述第二反相器的输出端，所述第一控制开关的输入端连接所述第二级电路和所述第三级电路，所述第一控制开关的输出端接地。
在其中一个实施例中，所述与非逻辑电路包括开关管NM7和开关管NM8，所述开关管NM7的控制端连接所述第一反相器的输出端，所述开关管NM7的输入端连接所述第一级电路和所述第二级电路，所述开关管NM7的输出端连接所述开关管NM8的输入端，所述开关管NM8的控制端接收复位信号，所述开关管NM8的输出端接地。
在其中一个实施例中，所述第一级电路包括开关管PM6、开关管PM1、开关管PM2和开关管NM1，所述开关管PM6的控制端连接所述第一反相器的输出端，所述开关管PM6的输入端连接电源端，所述开关管PM6的输出端连接所述开关管PM1的输入端，所述开关管PM1的控制端接收输入信号，所述开关管PM1的输出端连接所述开关管PM2的输入端，所述开关管PM2的控制端接收时钟信号，所述开关管PM2的输出端连接所述开关管NM1的输入端、所述与非逻辑电路和所述第二级电路，所述开关管NM1的控制端接收输入信号，所述开关管NM1的输出端接地。
在其中一个实施例中，所述第二级电路包括开关管PM7、开关管PM3、开关管NM2和开关管NM3，所述开关管PM7的控制端连接所述第二反相器的输出端，所述开关管PM7的输入端连接电源端，所述开关管PM7的输出端连接所述开关管PM3的输入端，所述开关管PM3的控制端接收时钟信号，所述开关管PM3的输出端连接所述开关管NM2的输入端、所述第一控制开关的输入端和所述第三级电路，所述开关管NM2的控制端连接所述第一级电路和所述与非逻辑电路，所述开关管NM2的输出端连接所述开关管NM3的输入端，所述开关管NM3的控制端接收时钟信号，所述开关管NM3的输出端接地。
在其中一个实施例中，所述第三级电路包括开关管PM4、开关管PM8、开关管NM4和开关管NM5，所述开关管PM4的输入端连接电源端，所述开关管PM4的控制端连接所述第二级电路和所述第一控制开关的输入端，所述开关管PM4的输出端连接所述开关管PM8的输入端，所述开关管PM8的控制端连接所述第一反相器的输出端，所述开关管PM8的输出端连接所述开关管NM4的输入端、所述第二控制开关的输入端和所述输出级电路，所述开关管NM4的控制端接收时钟信号，所述开关管NM4的输出端连接所述开关管NM5的输入端，所述开关管NM5的控制端连接所述开关管PM4的控制端，所述开关管NM5的输出端接地。
在其中一个实施例中，所述输出级电路包括开关管PM5和开关管NM6，所述开关管PM5的输入端连接电源端，所述开关管PM5的控制端连接所述第三级电路和所述第二控制开关的输入端，所述开关管PM5的输出端连接所述开关管NM6的输入端，所述开关管NM6的控制端连接所述开关管PM5的控制端，所述开关管NM6的输出端接地。
在其中一个实施例中，所述第一控制开关为N沟道MOS管，所述第二控制开关为N沟道MOS管。
一种时序逻辑电路，包括上述的TSPC触发器。
一种射频电路，包括上述的时序逻辑电路。
上述TSPC触发器、时序逻辑电路和射频电路，当置位信号为低电平，复位信号为高电平时，与非逻辑电路导通，第一控制开关关闭，第二控制开关打开，第一级电路输送低电平至第二级电路，第二级电路输送高电平至第三级电路，第三级电路输送低电平至输出级电路，输出级电路输出高电平，此时TSPC触发器起置位功能；当复位信号为低电平，置位信号为高电平时，与非逻辑电路断开，第一控制开关打开，第二控制开关关闭，第一级电路输送输入信号的反相信号至第二级电路，第二级电路输送低电平至第三级电路，第三级电路输送高电平至输出级电路，输出级电路输出低电平，此时TSPC触发器起复位功能。利用置位信号和复位信号改变与非逻辑电路的通断并调节各级电路的状态，实现TSPC触发器的复位、置位功能，增大了使用灵活性。
附图说明
图1为现有带置位功能TSPC触发器的原理图；
图2为本申请一实施例中TSPC触发器的原理图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语包括相关所列项目的任何及所有组合。
如图1所示为现有带置位功能TSPC的触发器的电路原理图，其在普通的动态逻辑TSPC触发器基础上增加PM1、NM2、NM7三个MOS晶体管，以满足带有置位功能的D触发器。该技术方案不具有复位功能，导致应用场景受限。
基于此，本申请提供了一种带复位置位功能的TSPC触发器，相对传统的带复位、置位功能的静态逻辑D触发器而言，该触发器工作频率高；相对单一置位功能的TSPC D触发器而言，该触发器同时具有复位、置位功能，且结构简单，增大了TSPC D触发器的使用灵活性。
在一个实施例中，如图2所示，提供了一种TSPC触发器，包括反相电路110、与非逻辑电路120、第一控制开关NM9、第二控制开关NM10、第一级电路130、第二级电路140、第三级电路150和输出级电路160，反相电路110连接与非逻辑电路120、第一控制开关NM9、第二控制开关NM10、第一级电路130、第二级电路140和第三级电路150，第一级电路130连接与非逻辑电路120和第二级电路140，第二级电路140连接第一控制开关NM9和第三级电路150，第三级电路150连接第二控制开关NM10和输出级电路160，反相电路110接收复位信号RN和置位信号SN，与非逻辑电路120接收复位信号RN及置位信号SN的反相信号，第一级电路130接收输入信号D，输出级电路160输出信号，第一级电路130、第二级电路140和第三级电路150还接收时钟信号CLK。其中，输出级电路160可连接输出端D，通过输出端D输出电压信号。
反相电路110用于对接收的复位信号RN和置位信号SN进行反相，并将反相后的复位信号发送至第二级电路140和第一控制开关NM9，以及将反相后的置位信号发送至第一级电路130、与非逻辑电路120、第三级电路150和第二控制开关NM10。
当置位信号SN为低电平，复位信号RN为高电平时，与非逻辑电路120导通，第一控制开关NM9关闭，第二控制开关NM10打开，第一级电路130输送低电平至第二级电路140，第二级电路140输送高电平至第三级电路150，第三级电路150输送低电平至输出级电路160，输出级电路160输出高电平。
当复位信号RN为低电平，置位信号SN为高电平时，与非逻辑电路120断开，第一控制开关NM9打开，第二控制开关NM10关闭，第一级电路130输送输入信号D的反相信号至第二级电路140，第二级电路140输送低电平至第三级电路150，第三级电路150输送高电平至输出级电路160，输出级电路160输出低电平。
具体地，当置位信号SN为低电平，复位信号RN为高电平时，该触发器为置位功能。置位信号SN经过反相电路110后输出信号set为高电平，复位信号RN经过反相电路110后输出信号rst为低电平。此时，与非逻辑电路120导通，第一级电路130与第二级电路140连接的节点A下拉到低电平，第一控制开关NM9关闭，第二级电路140连接第三级电路150的节点B充电到高电平，第二控制开关NM10打开，第三级电路150连接输出级电路160的节点C下拉到低电平，且节点B的高电平经过时钟信号CLK的高电平时段，将帮助节点C拉低。节点C的低电平经过输出级电路160内部开关管组成的反相器后，输出端Q为高电平。
当复位信号RN为低电平，置位信号SN为高电平时，该触发器为复位功能。复位信号RN经过反相电路110后输出信号rst为高电平，置位信号SN经过反相电路110后输出信号set为低电平。此时，第一级电路130构成反相器；第一控制开关NM9打开，节点B下拉到低电平；第二控制开关NM10关闭，节点C上拉到高电平，经过输出级电路160后输出端Q端为低电平。
此外，当复位信号RN、置位信号SN均为高电平时，该触发器与普通TSPC触发器功能相同。当输入的时钟信号CLK为低电平时，第一级电路130为反相器，第二级电路140的输出节点B始终保持为高电平。当时钟信号CLK跳变为高电平时，如果输入信号D为低电平，经过第一级电路130反相后节点A为高电平，那么节点B下拉至低电平，输出端Q的信号保持时钟跳变前的低电平状态。如果输入信号D为高电平，节点A下拉至低电平，节点B保持高电平，在时钟跳变后输出端Q变为高电平，实现对输入信号D的采样。
进一步地，当复位信号RN、置位信号SN均为低电平时，该触发器与置位功能相同。复位信号RN、置位信号SN经过反相电路110后输出的信号rst、set均为高电平。此时，第一控制开关NM9、第二控制开关NM10打开，节点A保持跳变前输入信号D的反相信号，节点B、节点C下拉到低电平，输出端Q为高电平。
上述TSPC触发器，利用置位信号SN和复位信号RN改变与非逻辑电路120的通断并调节各级电路的状态，实现TSPC触发器的复位、置位功能，增大了使用灵活性。而且，与非逻辑电路120的控制与时钟信号CLK无关，不存在逻辑竞争冒险和存储冒险，使用可靠性高。
可以理解，TSPC触发器各电路的具体结构并不是唯一的，在一个实施例中，反相电路110包括第一反相器U1和第二反相器U2，第一反相器U1的输入端接收置位信号SN，第一反相器U1的输出端连接第一级电路130、与非逻辑电路120和第三级电路150，第二控制开关NM10的控制端连接第一反相器U1的输出端，第二控制开关NM10的输入端连接第三级电路150和输出级电路160，第二控制开关NM10的输出端接地。
第二反相器U2的输入端接收复位信号RN，第二反相器U2的输出端连接第二级电路140，第一控制开关NM9的控制端连接第二反相器U2的输出端，第一控制开关NM9的输入端连接第二级电路140和第三级电路150，第一控制开关NM9的输出端接地。
其中，第一控制开关NM9和第二控制开关NM10可选择三极管或MOS管，本实施例中，第一控制开关NM9和第二控制开关NM10为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。本实施例中，反相电路110根据复位信号RN、置位信号SN产生的控制信号只有一级反相器延迟，提高了触发器的工作速度。
进一步地，在一个实施例中，与非逻辑电路120包括开关管NM7和开关管NM8，开关管NM7的控制端连接第一反相器U1的输出端，开关管NM7的输入端连接第一级电路130和第二级电路140，开关管NM7的输出端连接开关管NM8的输入端，开关管NM8的控制端接收复位信号RN，开关管NM8的输出端接地。其中，开关管NM7和开关管NM8同样可选择三极管或MOS管，本实施例中，开关管NM7和开关管NM8为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
在一个实施例中，第一级电路130包括开关管PM6、开关管PM1、开关管PM2和开关管NM1，开关管PM6的控制端连接第一反相器U1的输出端，开关管PM6的输入端连接电源端VDD，开关管PM6的输出端连接开关管PM1的输入端，开关管PM1的控制端接收输入信号D，开关管PM1的输出端连接开关管PM2的输入端，开关管PM2的控制端接收时钟信号CLK，开关管PM2的输出端连接开关管NM1的输入端、与非逻辑电路120和第二级电路140，开关管NM1的控制端接收输入信号D，开关管NM1的输出端接地。
其中，开关管PM2的输出端具体通过节点A连接与非逻辑电路120中开关管NM7的输入端以及第二级电路140。开关管PM6、开关管PM1、开关管PM2和开关管NM1同样可选择三极管或MOS管，本实施例中，开关管PM6、开关管PM1、开关管PM2为P沟道MOS管，栅极作为控制端，源极作为输入端，漏极作为输出端。开关管NM1为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
在一个实施例中，第二级电路140包括开关管PM7、开关管PM3、开关管NM2和开关管NM3，开关管PM7的控制端连接第二反相器U2的输出端，开关管PM7的输入端连接电源端VDD，开关管PM7的输出端连接开关管PM3的输入端，开关管PM3的控制端接收时钟信号CLK，开关管PM3的输出端连接开关管NM2的输入端、第一控制开关NM9的输入端和第三级电路150，开关管NM2的控制端连接第一级电路130和与非逻辑电路120，开关管NM2的输出端连接开关管NM3的输入端，开关管NM3的控制端接收时钟信号CLK，开关管NM3的输出端接地。
其中，开关管NM2的控制端具体连接第一级电路130中开关管PM2的输出端，以及与非逻辑电路120中开关管NM7的输入端。开关管PM3的输出端通过节点B连接第一控制开关NM9的输入端和第三级电路150。开关管PM7、开关管PM3、开关管NM2和开关管NM3同样可选择三极管或MOS管，本实施例中，开关管PM7和开关管PM3为P沟道MOS管，栅极作为控制端，源极作为输入端，漏极作为输出端。开关管NM2和开关管NM3为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
在一个实施例中，第三级电路150包括开关管PM4、开关管PM8、开关管NM4和开关管NM5，开关管PM4的输入端连接电源端VDD，开关管PM4的控制端连接第二级电路140和第一控制开关NM9的输入端，开关管PM4的输出端连接开关管PM8的输入端，开关管PM8的控制端连接第一反相器U1的输出端，开关管PM8的输出端连接开关管NM4的输入端、第二控制开关NM10的输入端和输出级电路160，开关管NM4的控制端接收时钟信号CLK，开关管NM4的输出端连接开关管NM5的输入端，开关管NM5的控制端连接开关管PM4的控制端，开关管NM5的输出端接地。
其中，开关管PM4的控制端具体连接第二级电路140中开关管PM3的输出端。开关管PM8的输出端通过节点C连接第二控制开关NM10的输入端和输出级电路160。开关管PM4、开关管PM8、开关管NM4和开关管NM5同样可选择三极管或MOS管，本实施例中，开关管PM4和开关管PM8为P沟道MOS管，栅极作为控制端，源极作为输入端，漏极作为输出端。开关管NM4和开关管NM5为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
在一个实施例中，输出级电路160包括开关管PM5和开关管NM6，开关管PM5的输入端连接电源端VDD，开关管PM5的控制端连接第三级电路150和第二控制开关NM10的输入端，开关管PM5的输出端连接开关管NM6的输入端，开关管NM6的控制端连接开关管PM5的控制端，开关管NM6的输出端接地。
其中，开关管PM5的控制端具体连接第三级电路150中开关管PM8的输出端。开关管PM5和开关管NM6同样可选择三极管或MOS管，本实施例中，开关管PM5为P沟道MOS管，栅极作为控制端，源极作为输入端，漏极作为输出端。开关管NM6为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
在一个实施例中，还提供了一种时序逻辑电路，包括上述的TSPC触发器。利用置位信号SN和复位信号RN改变与非逻辑电路120的通断并调节各级电路的状态，实现TSPC触发器的复位、置位功能，增大了使用灵活性。而且，非逻辑电路的控制与时钟信号CLK无关，不存在逻辑竞争冒险和存储冒险，使用可靠性高。
在一个实施例中，还提供了一种射频电路，包括上述的时序逻辑电路。利用置位信号SN和复位信号RN改变与非逻辑电路120的通断并调节各级电路的状态，实现TSPC触发器的复位、置位功能，增大了使用灵活性。而且，非逻辑电路的控制与时钟信号CLK无关，不存在逻辑竞争冒险和存储冒险，使用可靠性高。
为便于更好地理解上述TSPC触发器、时序逻辑电路和射频电路，下面结合具体实施例进行详细解释说明。
本申请提供的带复位置位功能的TSPC触发器，具有高速、低电压、低功耗、高可靠性的特点，其电路结构如图2所示。带复位置位功能的TSPC触发器包括第一级电路130、第二级电路140、第三级电路150、输出级电路160，共由两个反相器、8个PMOS晶体管、10个NMOS晶体管组成。复位信号RN经过反相器后输出rst信号，置位信号SN经过反相器后输出set信号。晶体管PM1-PM5、NM1-NM6构成普通的动态逻辑TSPC触发器，PM6-PM8、NM7-NM10构成复位置位功能。
带复位置位功能的TSPC触发器连接关系如下：PM6晶体管的源极接电源电压，栅极接set信号，漏极与PM1晶体管的源极相接。PM1晶体管的栅极接触发器的输入信号D，漏极接PM2晶体管的源极。PM2晶体管的栅极接时钟信号CLK，漏极经节点A与NM1晶体管的漏极、NM7晶体管的漏极、NM2晶体管的栅极相连。NM1晶体管的栅极接时钟信号CLK，源极接地。NM7晶体管的栅极接set信号，源极与NM8晶体管的漏极相接。NM8晶体管的栅极接复位信号RN，源极接地。PM7晶体管的源极接电源电压，栅极接rst信号，漏极与PM3晶体管的源极相接。PM3晶体管的栅极接时钟信号CLK，漏极经节点B与NM2晶体管的漏极、PM4晶体管的栅极、NM5晶体管的栅极、NM9晶体管的漏极相接。NM2晶体管的源极与NM3晶体管的漏极相接。NM3晶体管的栅极接时钟信号CLK，源极接地。PM4晶体管的源极接电源电压，漏极与PM8晶体管的源极相连。PM8晶体管的栅极与set信号相接，漏极经节点C与NM4晶体管的漏极、PM5晶体管的栅极、NM6晶体管的栅极、NM10晶体管的漏极相接。NM4晶体管的栅极与时钟信号CLK相接，源极与NM5晶体管的漏极相接，NM5晶体管的源极接地。PM5晶体管的源极接电源电压，漏极与输出端Q相接。NM6晶体管的漏极接输出端Q，源极接地。
带复位置位功能的TSPC触发器的工作原理为：
当复位信号RN、置位信号SN均为高电平时，该触发器与普通TSPC触发器功能相同。当输入时钟为低电平时，第一级为反相器，第二级输出节点B始终保持为高电平。当时钟信号跳变为高电平时，如果输入信号D为低电平，经过第一级反相后节点A为高电平，那么节点B下拉至低电平，输出端Q信号保持时钟跳变前的低电平状态。如果输入信号D为高电平，节点A下拉至低电平，节点B保持高电平，在时钟跳变后输出端Q变为高电平，实现对输入信号D的采样。
当置位信号SN为低电平，复位信号RN为高电平时，该触发器为置位功能。置位信号SN经过反相器后输出信号set为高电平，复位信号RN经过反相器后输出信号rst为低电平。此时，PM6关闭，NM7、NM8打开，节点A下拉到低电平；PM7打开、PM8、NM9关闭，节点B充电到高电平；NM10打开，节点C下拉到低电平，且节点B的高电平经过CLK高电平时段，将帮助节点C拉低。节点C经过PM5和NM6组成的反相器后输出端Q为高电平。
当复位信号RN为低电平，置位信号SN为高电平时，该触发器为复位功能。复位信号RN经过反相器后输出信号rst为高电平，置位信号SN经过反相器后输出信号set为低电平。此时，PM6打开、NM7、NM8关闭，第一级构成反相器；PM7关闭、NM9打开，节点B下拉到低电平；PM8打开、NM10关闭，节点C上拉到高电平，经过输出级后Q端为低电平。
当复位信号RN、置位信号SN均为低电平时，该触发器与置位功能相同。复位信号RN、置位信号SN经过反相器后输出信号rst、set均为高电平。此时，NM7、NM9、NM10晶体管打开，PM6、NM8、PM7、PM8晶体管关闭，节点A保持跳变前D的反相信号，节点B、C下拉到低电平，输出端Q为高电平。
该TSPC触发器的每级电路最大包括4个MOS晶体管堆叠，其电源电压要求相比现有的TSPC触发器降低了电源电压要求，进而降低了功耗。另外，该触发器复位信号RN、置位信号SN产生的控制信号只有一级反相器延迟，其工作速度相较现有的TSPC触发器大大提高，且NM7、NM8构成的与非逻辑电路120控制NM2晶体管的栅极，与时钟CLK无关，不存在逻辑竞争冒险和存储冒险，因而稳定可靠，使用范围广。
上述TSPC触发器同时具有复位、置位功能，增大了TSPC触发器的使用灵活性。TSPC触发器共有18个MOS晶体管及两个反相器，组成的电路结构简单，面积小，增加复位、置位功能后，信号不存在逻辑竞争冒险和存储冒险，因而稳定可靠，应用领域广。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种TSPC触发器，其特征在于，包括反相电路、与非逻辑电路、第一控制开关、第二控制开关、第一级电路、第二级电路、第三级电路和输出级电路，所述反相电路连接所述与非逻辑电路、所述第一控制开关、所述第二控制开关、所述第一级电路、所述第二级电路和所述第三级电路，所述第一级电路连接所述与非逻辑电路和所述第二级电路，所述第二级电路连接所述第一控制开关和所述第三级电路，所述第三级电路连接所述第二控制开关和所述输出级电路，所述反相电路接收复位信号和置位信号，所述与非逻辑电路接收复位信号及所述置位信号的反相信号，所述第一级电路接收输入信号，所述输出级电路输出信号，所述第一级电路、所述第二级电路和所述第三级电路还接收时钟信号；
所述反相电路用于对接收的复位信号和置位信号进行反相，并将反相后的复位信号发送至所述第二级电路和所述第一控制开关，以及将反相后的置位信号发送至所述第一级电路、所述与非逻辑电路、所述第三级电路和所述第二控制开关；
当所述置位信号为低电平，所述复位信号为高电平时，所述与非逻辑电路导通，所述第一控制开关关闭，所述第二控制开关打开，所述第一级电路输送低电平至所述第二级电路，所述第二级电路输送高电平至所述第三级电路，所述第三级电路输送低电平至所述输出级电路，所述输出级电路输出高电平；
当所述复位信号为低电平，所述置位信号为高电平时，所述与非逻辑电路断开，所述第一控制开关打开，所述第二控制开关关闭，所述第一级电路输送所述输入信号的反相信号至所述第二级电路，所述第二级电路输送低电平至所述第三级电路，所述第三级电路输送高电平至所述输出级电路，所述输出级电路输出低电平。
2.根据权利要求1所述的TSPC触发器，其特征在于，所述反相电路包括第一反相器和第二反相器，
所述第一反相器的输入端接收置位信号，所述第一反相器的输出端连接所述第一级电路、所述与非逻辑电路和所述第三级电路，所述第二控制开关的控制端连接所述第一反相器的输出端，所述第二控制开关的输入端连接所述第三级电路和所述输出级电路，所述第二控制开关的输出端接地；
所述第二反相器的输入端接收复位信号，所述第二反相器的输出端连接所述第二级电路，所述第一控制开关的控制端连接所述第二反相器的输出端，所述第一控制开关的输入端连接所述第二级电路和所述第三级电路，所述第一控制开关的输出端接地。
3.根据权利要求2所述的TSPC触发器，其特征在于，所述与非逻辑电路包括开关管NM7和开关管NM8，所述开关管NM7的控制端连接所述第一反相器的输出端，所述开关管NM7的输入端连接所述第一级电路和所述第二级电路，所述开关管NM7的输出端连接所述开关管NM8的输入端，所述开关管NM8的控制端接收复位信号，所述开关管NM8的输出端接地。
4.根据权利要求2所述的TSPC触发器，其特征在于，所述第一级电路包括开关管PM6、开关管PM1、开关管PM2和开关管NM1，所述开关管PM6的控制端连接所述第一反相器的输出端，所述开关管PM6的输入端连接电源端，所述开关管PM6的输出端连接所述开关管PM1的输入端，所述开关管PM1的控制端接收输入信号，所述开关管PM1的输出端连接所述开关管PM2的输入端，所述开关管PM2的控制端接收时钟信号，所述开关管PM2的输出端连接所述开关管NM1的输入端、所述与非逻辑电路和所述第二级电路，所述开关管NM1的控制端接收输入信号，所述开关管NM1的输出端接地。
5.根据权利要求2所述的TSPC触发器，其特征在于，所述第二级电路包括开关管PM7、开关管PM3、开关管NM2和开关管NM3，所述开关管PM7的控制端连接所述第二反相器的输出端，所述开关管PM7的输入端连接电源端，所述开关管PM7的输出端连接所述开关管PM3的输入端，所述开关管PM3的控制端接收时钟信号，所述开关管PM3的输出端连接所述开关管NM2的输入端、所述第一控制开关的输入端和所述第三级电路，所述开关管NM2的控制端连接所述第一级电路和所述与非逻辑电路，所述开关管NM2的输出端连接所述开关管NM3的输入端，所述开关管NM3的控制端接收时钟信号，所述开关管NM3的输出端接地。
6.根据权利要求2所述的TSPC触发器，其特征在于，所述第三级电路包括开关管PM4、开关管PM8、开关管NM4和开关管NM5，所述开关管PM4的输入端连接电源端，所述开关管PM4的控制端连接所述第二级电路和所述第一控制开关的输入端，所述开关管PM4的输出端连接所述开关管PM8的输入端，所述开关管PM8的控制端连接所述第一反相器的输出端，所述开关管PM8的输出端连接所述开关管NM4的输入端、所述第二控制开关的输入端和所述输出级电路，所述开关管NM4的控制端接收时钟信号，所述开关管NM4的输出端连接所述开关管NM5的输入端，所述开关管NM5的控制端连接所述开关管PM4的控制端，所述开关管NM5的输出端接地。
7.根据权利要求2所述的TSPC触发器，其特征在于，所述输出级电路包括开关管PM5和开关管NM6，所述开关管PM5的输入端连接电源端，所述开关管PM5的控制端连接所述第三级电路和所述第二控制开关的输入端，所述开关管PM5的输出端连接所述开关管NM6的输入端，所述开关管NM6的控制端连接所述开关管PM5的控制端，所述开关管NM6的输出端接地。
8.根据权利要求1-7任意一项所述的TSPC触发器，其特征在于，所述第一控制开关为N沟道MOS管，所述第二控制开关为N沟道MOS管。
9.一种时序逻辑电路，其特征在于，包括权利要求1-8任意一项所述的TSPC触发器。
10.一种射频电路，其特征在于，包括权利要求9所述的时序逻辑电路。
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