CN112513654A - 集成电路中的电路变更检测 - Google Patents
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Abstract
一种具有电路变更检测的系统可以包括：屏蔽物，其在集成电路上方的至少一个金属层中；以及检测器，其耦合到该屏蔽物以检测由于该屏蔽物的物理变更而引起的该屏蔽物的一个或多个屏蔽线的阻抗特性的变化。屏蔽线可以布置在一个或多个金属层中，并且以诸如平行线和蛇形之类的形状布置来覆盖区域。检测器可以包括一个或多个比较器，以检测大于公差值的阻抗差异。可以在检测到该阻抗差异时发起适当的对策响应。
Description
背景技术
集成电路(IC)可包括包含敏感信息的设计。这种敏感信息的一个示例是在加密引擎实现中使用的秘密密钥信息(诸如AES)。在安全关键型集成电路中，常常实施安全对策以提供敏感信息的安全性以抵御侧信道攻击。一些侧信道攻击技术包括物理攻击，这些物理攻击需要实际物理访问集成电路的内层。可以向IC添加无源屏蔽或有源屏蔽，作为保护IC上的敏感信息免受未经授权的电路访问方法或意外的电路访问方法之害的对策。
为了无源屏蔽和有源屏蔽，IC覆盖有金属线，这些金属线设置在IC的顶部，例如设置在顶部金属层中以隐藏下面的电路。为了有源屏蔽，这些金属线被连接到电源(电源和地)或被提供来自发射器的预定义的测试数据或随机的测试数据，并利用位于集成电路的某些点处的多个接收器进行观察。对于有源屏蔽使用电源的情况，接收器也耦合到电源或地，以比较是否存在变化。对于使用测试数据的情况，接收器也可以在内部被提供相同的测试数据，以便将屏蔽金属上的数据与实际测试数据进行比较。接收器基于比较的输出来验证金属线的完整性。但是，可以利用如下攻击技术避免对漏洞的检测，在这些攻击技术中，利用诸如聚焦离子束之类的技术切割并重构屏蔽物的一部分以创建潜在的攻击区域。
发明内容
本文描述了集成电路中的电路变更检测。所描述的电路变更检测和对应的电路可以识别保护屏蔽物上的阻抗特性的变化以检测电路变更。
结合了电路变更检测的系统的一种实现可以包括：屏蔽物，其在集成电路上方的至少一个金属层中；以及检测器，其耦合到该屏蔽物以检测由于该屏蔽物的物理变更而引起的该屏蔽物的一个或多个屏蔽线的阻抗特性的变化。
屏蔽线可以布置在一个或多个金属层中，并且以诸如平行线和蛇形之类的形状布置来覆盖区域。检测器可以包括一个或多个比较器，以检测大于公差值的阻抗差异。可以在检测到该阻抗差异时发起适当的对策响应。
提供该发明内容以便以简化形式介绍一些概念，这些概念在下面在具体实施方式中进一步描述。该发明内容既不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于限制所要求保护的主题的范围。
附图说明
图1A和图1B示出了屏蔽物的物理变更，该屏蔽物用作抵御对IC的物理攻击的对策。
图2示出了单个金属层中的屏蔽线的示例布置。
图3示出了单个金属层中的屏蔽线的另一示例布置。
图4示出了在不同层级的金属层中连接的屏蔽线的示例布置。
图5A至图5C示出了结合有用于电路变更检测的屏蔽物的IC的各层的剖面图。
图6A至图6C示出了检测电路的示例表示。
图7A和图7B示出了具有多组屏蔽线的示例屏蔽物布置。
具体实施方式
本文描述了集成电路中的电路变更检测。所描述的电路变更检测和对应的电路可以通过识别保护屏蔽物的一个或多个金属线上的阻抗变化来保护可能包含在IC上的安全信息或敏感信息。
如上所述，可以向IC添加屏蔽物，以保护IC上的敏感信息免受未经授权的访问方法或意外的访问方法之害。本文提供的对策可以单独使用，或与有源屏蔽技术结合使用，以便即使当攻击者试图通过重建与金属线的连接来规避检测时仍检测到屏蔽物的变更。
结合有具有电路变更检测的对策的系统的一种实现可以包括：屏蔽物，其在集成电路上方的至少一个金属层中；以及检测器，其耦合到该屏蔽物以检测由于该屏蔽物的物理变更而引起的该屏蔽物的一个或多个屏蔽线的阻抗特性的变化。该检测器可以包括一个或多个比较器，以检测大于公差值的阻抗差异。可以在检测到该阻抗差异时发起适当的对策响应。
图1A和图1B示出了屏蔽物的物理变更，该屏蔽物用作抵御对IC的物理攻击的对策。图1A示出了可用于保护电路免受篡改的屏蔽物的示例表示。参考图1A，屏蔽物100可以包括在集成电路上方的金属层中的屏蔽线110。屏蔽物100可以由适合于集成电路的后段处理的任何金属或导电材料形成。例如，在一些实现中，屏蔽物100的屏蔽线110可以由铜形成。
图1B示出了如何可以通过篡改来变更屏蔽物的示例。参考图1B，攻击者可以切割屏蔽物100的两个屏蔽线110-1、110-2以达到屏蔽物下方的电路。如上所述，攻击者可以通过施加导电材料来维持信号路径来规避有源屏蔽。例如，在创建潜在攻击区130时，可以应用旁通线路120来重建切割的金属线。创建潜在攻击区130以获取对金属线下方的安全信息或敏感信息的访问。常常，诸如钨之类的材料用于创建旁通线路120。尽管这样的材料可以避免对有源屏蔽的破坏，但是这些材料具有与屏蔽线110的原始材料不同的电阻率。如关于图6A至图6C更详细地讨论的，具有电路变更检测的主题对策可以检测到何时正在发生这种物理攻击，以发起适当的对策响应。
尽管在图1A和图1B的说明性示例中示出了一组平行的金属线，但是各种屏蔽线布置可用于电路变更检测。例如，屏蔽线可以布置在一个或多个金属层中，并以诸如平行线和蛇形之类的形状布置来覆盖区域。
图2示出了单个金属层中的屏蔽线的示例布置。参考图2，屏蔽物布置200可以包括呈直金属线形式的多个屏蔽线210。可以在每个屏蔽线210中设置两个或更多个抽头节点215，从这些抽头节点测量之间的阻抗。在所示出的示例中，可以在A-A'、B-B'、C-C'、D-D'和E-E'两端测量电阻。每个屏蔽线210可以被设计为通过具有相同的长度和宽度而具有大约相同的电阻。当去除一个或多个屏蔽线210的一部分时，电阻改变，并且可以通过在该屏蔽线210的抽头节点215之间进行测量来检测电阻。
图3示出了单个金属层中的屏蔽线的另一示例布置。参考图3，屏蔽物布置300可以包括呈蛇形金属线形式的多个屏蔽线310。可以在每个屏蔽线310中设置两个或更多个抽头节点315，以测量例如在A-A'、B-B'和C-C'两端的阻抗。在所示出的示例中，屏蔽线310的电阻值可被设计为通过增加两个抽头节点315之间的绕组数而具有更高的电阻值。
图4示出了在不同层级的金属层中连接的屏蔽线的示例布置。参考图4的屏蔽物布置400，类似于图2的屏蔽线210，可以在一个金属层中平行地设置呈直金属线形式的多个屏蔽线410。可以在每个屏蔽线410中设置两个或更多个抽头节点415以测量阻抗。为了实现两个抽头节点415之间的更高电阻值，可以使用连接器线420和接触通孔430将两个或更多个屏蔽线410耦合在一起，以使得可以在例如A-A'、B-B'、C-C'和D-D'两端测量电阻。可以在与屏蔽线410不同的金属层中设置连接器线420。例如，可以在N层级的金属层处形成屏蔽线410，并且可以在N-1层级的金属层处形成连接线420。可以由屏蔽线410中的至少两个和耦合屏蔽线410中的至少两个的对应连接器线420形成多层级的蛇形形状。
图5A至图5C示出了IC的各层的剖面图，IC的各层结合有用于电路变更检测的屏蔽物。参考图5A，诸如关于图2和图3的屏蔽线210和310描述的屏蔽线可被形成在器件层530上方的顶部金属层510中，其中中间层540在顶部金属层510和器件层530之间。可以在器件层530中制造IC电路和检测器电路两者。屏蔽线可以通过中间层540耦合到检测器电路。
在一些情况下，可以在同一金属层中形成多组屏蔽线(例如，参见图7A)。在一些情况下，可以在不同层级的金属层中设置多个屏蔽物，或者可以使用多层级金属层来形成单个屏蔽物。参考图5B，诸如关于图4的屏蔽线410描述的屏蔽线可以形成在顶部金属层510中，同时诸如关于图4的连接器线420描述的连接器线形成在下部金属层520中。在一些情况下，诸如关于图2和图3的屏蔽线210和310描述的屏蔽线可以形成在顶部金属层510和下部金属层520两者中。可以在器件层530上方设置金属层510和520中的屏蔽线布置，其中中间层545在器件层530与金属层510和520之间。屏蔽线可以通过中间层545耦合到检测器电路。顶部金属层510可以是最顶部的金属层级，或是最顶部金属层级下方的层级。下部金属层520可以是紧接在顶部金属层510下方的金属层级，或者其他金属层级可以在这两个金属层之间。
在一些情况下，如图5C所示，屏蔽线可以设置在背面金属层550中，并且耦合到器件层530中的检测器电路，以检测对IC背面的篡改。屏蔽线也可以设置在顶部金属层510和/或下部金属层(诸如图5B的下部金属层520)中。
各种检测方法是可能的。一种方法可以包括：从以一个或多个金属线设置在集成电路上方的多个屏蔽线中的第一屏蔽线接收第一阻抗信号；从多个屏蔽线中的第二屏蔽线接收第二阻抗信号；将第一阻抗信号与第二阻抗信号进行比较；以及当第一阻抗信号与第二阻抗信号相差大于公差值时生成用于发起对策响应的信号。可以使用电流或电压来读取阻抗信号(例如，通过使用分压器配置进行读取，判定是否已有由于阻抗的减小而引起的电流的增加，或者是否已有电压的变化)。
图6A至图6C示出了检测电路的示例表示。如上所述，可以在集成电路上方的至少一个金属层中设置屏蔽物，并且可以将检测器耦合到该屏蔽物以检测由于该屏蔽物的物理变更而引起的该屏蔽物的一个或多个屏蔽线的阻抗特性的变化。在一些情况下，诸如图6A所示，可以通过将屏蔽物的屏蔽线两个两个地进行比较来检测阻抗特性的变化。
参考图6A，可以使用对应的比较器610来比较两个屏蔽线(例如，来自在图2至图4中示出的任何配置的A-A’和B-B’)。可以使用分压器配置将A-A’两端的电阻RAA’与B-B’两端的电阻RBB’进行比较，以使得当VAA’和VBB’之间的差异大于公差值时，比较器610输出错误信号(ERR)。
可以将具有设置值R已知的比较电阻器耦合到第一屏蔽线的抽头节点A或A’，同时另一抽头节点A’或A耦合到电压线(例如，VDD)。该比较电阻器的另一端可以耦合到地或另一电压线。可以将同一比较电阻器或具有相同值R已知的另一比较电阻器耦合到第二屏蔽线的抽头节点B或B’，同时另一抽头节点B’或B耦合到电压线(例如，VDD)。当使用同一比较电阻器时，可以包括开关以将该电阻器耦合到一个节点，然后将其耦合到另一节点(以及来回)。在一些情况下，比较电阻器形成在电路的下部层中(例如，在下部金属层、多晶硅层或器件层中)，并且可以设计成具有相同的形状和材料(但不要求具有与屏蔽线相同的形状或材料)。比较器610所读取的中间电压VAA’和VBB’可以存储在比较器中并被进行比较。因为每个屏蔽物图案是相同的，因此两个电阻预计具有相同的值(在公差量内)。如果存在例如由于篡改而引起的一个或多个电阻的变化，则比较器检测到电压的差异并输出错误信号ERR，错误信号ERR可以用于发起对策响应。
在一些情况下，可以通过将一组屏蔽线中的每个屏蔽线彼此进行比较来检测阻抗特性的变化，诸如通过图6B和图6C所示的配置成为可能。
图6B示出了示例电路配置，该示例电路配置使用屏蔽线之间的电阻器桥进行电路变更检测。参考图6B，可以看出，每个屏蔽线可以使一个抽头节点选择性地耦合到电压供应线(例如，VDD)和第一电压线(例如，VSS)并且使另一个抽头节点选择性地耦合到比较器620，比较器620在其两个输入之间的电压差大于公差值(例如，绝对差(VMID-VREF)>V公差)时将输出错误信号(ERR)。如果基准电压是VDD/2，则比较器可以显示与VDD相关联的电阻和与VSS相关联的电阻之间的差异。在所示出的示例中，电阻RAA’表示屏蔽线A-A’两端的测得电阻，电阻RBB’表示屏蔽线B-B’两端的测得电阻，电阻RCC’表示屏蔽线C-C’两端的测得电阻，并且电阻RDD’表示屏蔽线D-D’两端的测得电阻。任何合适数量的具有相同(公差内的)电阻的屏蔽线可以耦合到比较器620，并且可以按照任何合适的布置，包括但不限于在图2至图4中示出的布置。
表示为SPA的开关(在一些情况下使用同一控制信号)将屏蔽线A-A’连接到电压线VDD和比较器620的正(+)输入625；并且表示为SNA的开关(在一些情况下使用同一控制信号)将屏蔽线A-A’连接到第一电压线(VSS)和比较器620的正(+)输入625。类似地，表示为SPB的开关(在一些情况下使用同一控制信号)将屏蔽线B-B’连接到电压线VDD和比较器620的正(+)输入625；并且表示为SNB的开关(在一些情况下使用同一控制信号)将屏蔽线B-B’连接到第一电压线(VSS)和比较器620的正(+)输入625；表示为SPC的开关(在一些情况下使用同一控制信号)将屏蔽线C-C’连接到电压线VDD和比较器620的正(+)输入625；并且表示为SNC的开关(在一些情况下使用同一控制信号)将屏蔽线C-C’连接到第一电压线(VSS)和比较器620的正(+)输入625；并且表示为SPD的开关(在一些情况下使用同一控制信号)将屏蔽线D-D’连接到电压线VDD和比较器620的正(+)输入625；并且表示为SND的开关(在一些情况下使用同一控制信号)将屏蔽线D-D’连接到第一电压线(VSS)和比较器620的正输入(+)625。
在一些情况下，三个开关(而不是四个开关)可用于每个屏蔽线：一个用于将屏蔽线的一端耦合到电压供应线，一个用于将屏蔽线的一端耦合到第一电压线，一个用于将屏蔽线的另一端耦合到中间节点，该中间节点耦合到比较器的正输入。在一些情况下，两个开关可用于每个屏蔽线：一个用于将屏蔽线的一端耦合到电压供应线或耦合到第一电压线，一个用于将屏蔽线的另一端耦合到中间节点，该中间节点耦合到比较器的正输入。在一些情况下，针对每个屏蔽线仅设置单个开关。该单个开关可用于将屏蔽线的一端耦合到电压供应线或耦合到第一电压线(并且在一些情况下仅耦合到一个或另一个，其中一组屏蔽线使一些耦合到电压供应线并使一些耦合到第一电压线)。屏蔽线的另一端可以耦合到比较器的正输入。
在操作中，可以执行开关序列，以提供中间电压VMID并将VMID与施加到比较器620的负(-)输入的基准电压VREF进行比较。例如，用于比较的序列可以是：当其他开关断开时，闭合SNA和SPB以输出从A-A’两端的电阻RAA’与B-B’两端的电阻RBB’之间的连接产生的VMID；闭合SNA和SPC，以输出从A-A'两端的电阻RAA’与C-C’两端的电阻RCC’之间的连接产生的VMID；闭合SNA和SPD，以输出从A-A’两端的电阻RAA’与D-D’两端的电阻RDD’之间的连接产生的VMID；闭合SNB和SPC，以输出从B-B’两端的电阻RBB’与C-C’两端的电阻RCC’之间的连接产生的VMID；闭合SNB和SPD，以输出从B-B’两端的电阻RBB’与D-D’两端的电阻RDD’之间的连接产生的VMID；以及闭合SNC和SPD，以输出从C-C’两端的电阻RCC’与D-D’两端的电阻RDD’之间的连接产生的VMID。
如果电阻器用相同的材料制成并且所实现的电路未被更改，则RAA’、RBB’、RCC’和RDD’(以及耦合到比较器620的任何它者)的测得电压预计是相同的(在公差内)。当VMID不等于VDD/2时，比较器表明与VDD相关联的电阻不同于与VSS相关联的电阻。因此，可以推断出屏蔽线已被更改。
图6C示出了另一示例电路配置，该示例电路配置使用屏蔽线之间的电阻器桥进行电路变更检测。参考图6C，可以使用屏蔽线AA’、BB’、CC’和DD’的相应抽头线两端的电阻RAA’、RBB’、RCC’和RDD’以及选择性地耦合到屏蔽线的基准电阻器RREF来形成电阻器桥。代替使用分压器中的其他屏蔽线来输出VMID(其然后被与基准电压进行比较，如图6B所示)，图6C的电阻桥在电阻器桥中使用基准电阻器，并且使用比较器650来比较从两个这样的电阻桥630和640输出的电压。
桥630的基准电压耦合到比较器650的正(+)输入，并且选择性地耦合到屏蔽线，因为那些屏蔽线选择性地耦合到比较器650的正(+)输入。表示为SPA1的开关将屏蔽线A-A’连接到电压线VDD和比较器650的正(+)输入；表示为SPB1的开关将屏蔽线B-B’连接到电压线VDD和比较器650的正(+)输入；表示为SPC1的开关将屏蔽线C-C’连接到电压线VDD和比较器650的正(+)输入；并且表示为SPD1的开关将屏蔽线D-D’连接到电压线VDD和比较器650的正(+)输入。类似的基准电压被包括在桥640中，并且耦合到比较器650的负(-)输入并选择性地耦合到屏蔽线，因为那些屏蔽线选择性地耦合到比较器650的负(-)输入。表示为SPA2的开关将屏蔽线A-A’连接到第一电压线VSS和比较器650的负(-)输入；表示为SPB2的开关将屏蔽线B-B’连接到第一电压线VSS和比较器650的负(-)输入；表示为SPC2的开关将屏蔽线C-C’连接到第一电压线VSS和比较器650的负(-)输入；并且表示为SPD2的开关将屏蔽线D-D’连接到第一电压线VSS和比较器650的负(-)输入。
在一些情况下，三个开关(而不是四个开关)可用于每个屏蔽线：一个用于将屏蔽线的一端耦合到电压供应线，一个用于将屏蔽线的另一端耦合到比较器的第一输入节点和第一基准电阻器的一端；一个用于将屏蔽线的另一端耦合到比较器的第二输入节点和第二基准电阻器的一端。在一些情况下，两个开关可用于每个屏蔽线。在这种情况之一下，设置一个开关以将屏蔽线的一端耦合到电压供应线，并且设置第二开关以将屏蔽线的另一端耦合到第一中间节点，该第一中间节点既耦合第一基准电阻器又耦合到比较器的正输入，而对于另一屏蔽线，设置该第二开关以将该屏蔽线的另一端耦合到第二中间节点，该第二中间节点既耦合第二基准电阻器又耦合到比较器的负输入。在这种情况中(关于图6C描述的配置的两开关实现中)的另一情况下，屏蔽线的一端耦合到电压供应线(没有开关)，设置一个开关以将屏蔽线的另一端耦合到第一中间节点，该第一中间节点耦合到比较器的第一输入节点和第一基准电阻器的一端；并且设置一个开关以将屏蔽线的另一端耦合到第二中间节点，该第二中间节点耦合到比较器的第二输入节点和第二基准电阻器的一端。
可以将电阻与其自身进行比较(例如，在比较操作期间闭合SPA1和SPA2——其中桥630和640中的开关未被同时闭合)，或者将每个线与所有其他线进行比较，或者进行比较的某种组合。例如，如果为比较器的正(+)输入闭合了开关SPA1并且为比较器的负(-)输入闭合了开关SPB2，则可以将RAA’两端的电压降与RBB’两端的电压降进行比较。类似地，如果为比较器的正(+)输入闭合了开关SPA1并且为比较器的负(-)输入闭合了开关SPC2，则可以将RAA’两端的电压降与RCC’两端的电压降进行比较。
任何比较器(例如，610、620、650)的ERR输出都可以发起对策响应。特定的对策响应可以是重置系统、停止系统或禁用系统，混淆数据操作，或者执行另一适当的对策响应。例如，IC设计人员可以确定一种以某种方式混淆或更改数据的对策响应。一种这样的方法可以是从执行适当的响应切换到执行不适当的响应。不适当的响应是指旨在创建功率签名的响应，这些功率签名指示不同密钥或随机密钥。
图7A和图7B示出了具有多组屏蔽线的示例屏蔽物布置。如图7A所示，可以设置多组屏蔽线，每个分组具有其对应的检测电路。不同的组可以设置在芯片的不同区域上，设置在芯片的不同金属层上，或设置在芯片的不同金属层和不同区域上，并且可具有响应于错误信号而施加的对应的不同对策响应。例如，四组(701、702、703和704)屏蔽线可以耦合到对应的检测器711、712、713和714。每个组可以具有按照屏蔽线的任何合适布置来布置的屏蔽线，例如，如图2至图4所示。不同的组可具有不同的布置和/或电阻。当将诸如关于图6A至图6C描述的检测器电路和连接用于对应的检测器711、712、713和714时，使一组(例如，701、702、703或704)内的电阻变成相同(即使其他组可具有不同的电阻)。
由每个检测器711、712、713和714输出的错误信号可以发起对策响应。对策响应可以取决于实现而有所不同。此外，来自一个检测器的错误信号可以发起与来自另一检测器的错误信号不同的响应。在所示出的示例中，来自检测器711或712的错误信号可以发起响应A。然而，来自检测器713的错误信号发起响应B，并且来自检测器714的错误信号发起响应C，其中响应A、响应B和响应C是不同类型的对策响应(例如，一个可以重置电路，一个可以关闭电路，一个可以导致输出不适当的响应)或者具有在实施对策响应之前的不同阈值(例如，响应A直到三个错误信号被接收到为止才可以发起特定响应，而响应B在第一错误信号被接收到时发起该特定响应)。
如图7B所示，可以提供多组屏蔽线。不同的组可以设置在芯片的不同区域上，设置在芯片的不同金属层上，或设置在芯片的不同金属层和不同区域上，并且可具有响应于错误信号而施加的相同或不同的对策响应。在图7B所示的示例中，单个检测电路可以耦合到多个屏蔽。例如，两组屏蔽线751和754可以耦合到同一检测器761。在一些情况下，其他组的屏蔽线752、753可以耦合到相同或不同的检测器(例如，针对组752的检测器762和针对组753的检测器763)。每个组可以具有按照屏蔽线的任何适当布置来布置的屏蔽线，例如，如图2至图4所示。不同的组可具有不同的布置和/或电阻。当将诸如关于图6A至图6C描述的检测器电路和连接用于对应的检测器761、762和763时，使一组(例如，751、752、753或754)内的电阻变成相同(尽管其他组可具有不同的电阻)。
本说明书中对“一个实施例”、“一实施例”、“示例实施例”、“一个示例”、“一些示例”等的任何引用表示结合该实施例或示例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。这样的短语在说明书中各个地方的出现不一定都指的是同一实施例。此外，本文公开的任何发明或其实施例的任何要素或限制可以与本文公开的任何其他发明或其实施例的任何和/或所有其他要素或限制(单独地或以任何组合)结合，并且所有这样的组合对于本发明的范围都被考虑到，而不限于此。
尽管已经用特定于结构特征和/或动作的语言描述了主题，但是将会明白，在所附权利要求中定义的主题不一定限于上面描述的特定特征或动作。而是，上面描述的特定特征和动作被公开为实现权利要求的示例，并且其他等效特征和动作旨在在权利要求的范围内。
Claims (20)
1.一种系统，包括：
屏蔽物，其在集成电路上方的至少一个金属层中并包括多个屏蔽线；和
检测器，其耦合到所述屏蔽物，以检测由于所述屏蔽物的物理变更而引起的所述屏蔽物的多个屏蔽线中的一个或多个屏蔽线的阻抗特性的变化。
2.如权利要求1所述的系统，其中，所述多个屏蔽线设置在单个金属层中。
3.如权利要求1所述的系统，其中，所述多个屏蔽线设置在两个或更多个金属层中。
4.如任一前述权利要求所述的系统，其中，所述多个屏蔽线包括平行线的布置。
5.如任一前述权利要求所述的系统，其中，所述多个屏蔽线包括蛇形的布置。
6.如权利要求3所述的系统，其中，所述多个屏蔽线中的每个屏蔽线具有在所述两个或更多个金属层中的第一层中的至少一个线以及在所述两个或更多个金属层中的第二层中的线。
7.如权利要求6所述的系统，其中，所述两个或更多个金属层中的第一层中的至少一个线包括所述两个或更多个金属层中的第一层中的两个线，其中，所述两个或更多个金属层中的第二层中的线是连接器线，该连接器线将所述两个线耦合在一起以成多层级蛇形形状。
8.如权利要求1至7中的任一项所述的系统，还包括：第二屏蔽物，其在所述集成电路上方的所述至少一个金属层中并包括第二多个屏蔽线；以及第二检测器，其耦合到第二屏蔽物。
9.如权利要求1至7中任一项所述的系统，还包括：第二屏蔽物，其在所述集成电路上方的不同的至少一个金属层中并包括第二多个屏蔽线；以及第二检测器，其耦合到第二屏蔽物。
10.如任一前述权利要求所述的系统，其中，所述检测器耦合到每个屏蔽线的分接点。
11.如任一前述权利要求所述的系统，其中，所述检测器包括比较器。
12.如权利要求11所述的系统，其中，所述比较器包括第一输入节点和第二输入节点，第一输入节点选择性地耦合到所述屏蔽物，第二输入节点耦合成接收基准电压。
13.如权利要求12所述的系统，还包括用于每个屏蔽线的三个开关，这三个开关包括：第一开关，其选择性地将屏蔽线的一端耦合到电压供应线；第二开关，其选择性地将屏蔽线的一端耦合到第一电压线；以及第三开关，其选择性地将屏蔽线的另一端耦合到比较器的第一输入节点；
其中，当所述多个屏蔽线中的一个耦合到所述电压供应线和第一输入节点并且所述多个屏蔽线中的另一个耦合到第一电压线和第一输入节点时，所述比较器读取第一输入节点处的中间电压VMID；并且当VMID与基准电压之间的电压差大于公差值时，所述比较器输出错误信号。
14.如权利要求11所述的系统，其中，所述比较器包括第一输入节点和第二输入节点，第一输入节点选择性地耦合到所述屏蔽物，第二输入节点耦合到所述屏蔽物。
15.如权利要求14所述的系统，还包括：
第一基准电阻器，第一基准电阻器的一端耦合到第一电压线；
第二基准电阻器，第二基准电阻器的一端耦合到第一电压线；和
用于每个屏蔽线的三个开关，这三个开关包括：第一开关，其选择性地将屏蔽线的一端耦合到电压供应线；第二开关，其选择性地将屏蔽线的另一端耦合到所述比较器的第一输入节点和第一基准电阻器的另一端；以及第三开关，其选择性地将屏蔽线的另一端耦合到所述比较器的第二输入节点和第二基准电阻器的另一端。
16.一种方法，包括：
从以一个或多个金属线设置在集成电路上方的多个屏蔽线中的第一屏蔽线接收第一阻抗信号；
从所述多个屏蔽线中的第二屏蔽线接收第二阻抗信号；
将第一阻抗信号与第二阻抗信号进行比较；以及
当第一阻抗信号与第二阻抗信号相差大于公差值时，生成用于发起对策响应的信号。
17.如权利要求16所述的方法，其中，接收第一阻抗信号和接收第二阻抗信号包括：接收将第一屏蔽线耦合到第二屏蔽线的节点的中间电压；并且
其中，将第一阻抗信号与第二阻抗信号进行比较包括：将所述中间电压与基准电压进行比较。
18.如权利要求16所述的方法，其中，接收第一阻抗信号包括：接收将第一屏蔽线耦合到基准电阻器的节点的第一中间电压；
其中，接收第二阻抗信号包括：接收将第二屏蔽线耦合到所述基准电阻器或第二基准电阻器的节点的第二中间电压；并且
其中，将第一阻抗信号与第二阻抗信号进行比较包括：将第一中间电压与第二中间电压进行比较。
19.如权利要求16至18中的任一项所述的方法，还包括：
从所述多个屏蔽线中的第三屏蔽线接收第三阻抗信号；
将第一阻抗信号与第三阻抗信号进行比较；以及
当第一阻抗信号与第三阻抗信号相差大于公差值时，生成用于发起所述对策响应的信号。
20.如权利要求16至19中的任一项所述的方法，还包括：
从以一个或多个金属线设置在所述集成电路上方的第二组屏蔽线接收至少两个阻抗信号；
比较所述至少两个阻抗信号；以及
当所述至少两个阻抗信号具有大于公差值的差时，生成用于发起与所述对策响应不同的第二对策响应的第二信号。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116134976A (zh) * | 2021-07-26 | 2023-05-16 | 京东方科技集团股份有限公司 | 显示装置及触控面板 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102245773B1 (ko) * | 2019-06-11 | 2021-04-27 | 연세대학교 산학협력단 | 침투 공격에 대해 검출 및 보호가 가능한 온칩 보안 회로 |
| US11893146B2 (en) * | 2020-03-04 | 2024-02-06 | Arm Limited | Tamper detection techniques |
| US20220022349A1 (en) * | 2020-07-20 | 2022-01-20 | Arm Limited | Active Shield Structure |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0454578A1 (fr) * | 1990-04-27 | 1991-10-30 | Bull S.A. | Procédé pour vérifier l'efficacité du blindage électromagnétique d'un cordon conducteur, et dispositif pour la mise en oeuvre du procédé |
| US20050047047A1 (en) * | 2003-08-28 | 2005-03-03 | Matsushita Electric Industrial Co., Ltd. | Protection circuit for semiconductor device and semiconductor device including the same |
| WO2007086046A2 (en) * | 2006-01-24 | 2007-08-02 | Nds Limited | Chip attack protection |
| JP2009151364A (ja) * | 2007-12-18 | 2009-07-09 | Ydc Corp | 基板設計装置 |
| JP2011258693A (ja) * | 2010-06-08 | 2011-12-22 | Panasonic Corp | 保護回路と半導体装置及び電子機器 |
| CN107329074A (zh) * | 2017-07-31 | 2017-11-07 | 天津大学 | 芯片顶层防护层完整性检测装置 |
| US20180061780A1 (en) * | 2016-08-29 | 2018-03-01 | Freescale Semiconductor, Inc. | Active tamper detection circuit with bypass detection and method therefor |
| CN107944309A (zh) * | 2017-10-31 | 2018-04-20 | 北京中电华大电子设计有限责任公司 | 一种抗物理攻击的屏蔽检测电路 |
| CN107958153A (zh) * | 2016-10-14 | 2018-04-24 | 谷歌公司 | 主动asic侵犯屏障 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389738A (en) * | 1992-05-04 | 1995-02-14 | Motorola, Inc. | Tamperproof arrangement for an integrated circuit device |
| US6853093B2 (en) * | 2002-12-20 | 2005-02-08 | Lipman Electronic Engineering Ltd. | Anti-tampering enclosure for electronic circuitry |
| US7281667B2 (en) * | 2005-04-14 | 2007-10-16 | International Business Machines Corporation | Method and structure for implementing secure multichip modules for encryption applications |
| FR2888975B1 (fr) * | 2005-07-21 | 2007-09-07 | Atmel Corp | Procede de securisation pour la protection de donnees |
| US7788801B2 (en) * | 2005-07-27 | 2010-09-07 | International Business Machines Corporation | Method for manufacturing a tamper-proof cap for an electronic module |
| US7352203B1 (en) * | 2006-12-26 | 2008-04-01 | Atmel Corporation | Method to reduce power in active shield circuits that use complementary traces |
| US7923830B2 (en) * | 2007-04-13 | 2011-04-12 | Maxim Integrated Products, Inc. | Package-on-package secure module having anti-tamper mesh in the substrate of the upper package |
| US7868441B2 (en) * | 2007-04-13 | 2011-01-11 | Maxim Integrated Products, Inc. | Package on-package secure module having BGA mesh cap |
| US7723998B2 (en) * | 2007-06-12 | 2010-05-25 | Itt Manufacturing Enterprises, Inc. | Integrated circuit protection and detection grid |
| US7898090B1 (en) * | 2007-09-28 | 2011-03-01 | Ixys Ch Gmbh | General purpose ball grid array security cap |
| US7812428B2 (en) * | 2007-12-05 | 2010-10-12 | Atmel Rousset S.A.S. | Secure connector grid array package |
| US8552566B1 (en) * | 2008-05-30 | 2013-10-08 | Maxim Integrated Products, Inc. | Integrated circuit package having surface-mount blocking elements |
| US10678951B2 (en) | 2011-10-24 | 2020-06-09 | Maxim Integrated Products, Inc. | Tamper detection countermeasures to deter physical attack on a security ASIC |
| CN105891651B (zh) * | 2015-01-16 | 2019-12-10 | 恩智浦美国有限公司 | 低功率开路检测系统 |
| US9916744B2 (en) | 2016-02-25 | 2018-03-13 | International Business Machines Corporation | Multi-layer stack with embedded tamper-detect protection |
| US20190043794A1 (en) * | 2017-08-03 | 2019-02-07 | General Electric Company | Electronics package including integrated structure with backside functionality and method of manufacturing thereof |
-
2018
- 2018-08-03 US US16/054,123 patent/US10770410B2/en active Active
-
2019
- 2019-08-02 CN CN201980051286.7A patent/CN112513654B/zh active Active
- 2019-08-02 WO PCT/GB2019/052173 patent/WO2020025971A1/en active Application Filing
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0454578A1 (fr) * | 1990-04-27 | 1991-10-30 | Bull S.A. | Procédé pour vérifier l'efficacité du blindage électromagnétique d'un cordon conducteur, et dispositif pour la mise en oeuvre du procédé |
| US20050047047A1 (en) * | 2003-08-28 | 2005-03-03 | Matsushita Electric Industrial Co., Ltd. | Protection circuit for semiconductor device and semiconductor device including the same |
| WO2007086046A2 (en) * | 2006-01-24 | 2007-08-02 | Nds Limited | Chip attack protection |
| JP2009151364A (ja) * | 2007-12-18 | 2009-07-09 | Ydc Corp | 基板設計装置 |
| JP2011258693A (ja) * | 2010-06-08 | 2011-12-22 | Panasonic Corp | 保護回路と半導体装置及び電子機器 |
| US20180061780A1 (en) * | 2016-08-29 | 2018-03-01 | Freescale Semiconductor, Inc. | Active tamper detection circuit with bypass detection and method therefor |
| EP3291127A1 (en) * | 2016-08-29 | 2018-03-07 | NXP USA, Inc. | Active tamper detection circuit with bypass detection and method therefor |
| CN107958153A (zh) * | 2016-10-14 | 2018-04-24 | 谷歌公司 | 主动asic侵犯屏障 |
| CN107329074A (zh) * | 2017-07-31 | 2017-11-07 | 天津大学 | 芯片顶层防护层完整性检测装置 |
| CN107944309A (zh) * | 2017-10-31 | 2018-04-20 | 北京中电华大电子设计有限责任公司 | 一种抗物理攻击的屏蔽检测电路 |
Non-Patent Citations (1)
| Title |
|---|
| 张秀奇: "屏蔽在电器和电子设备中的应用研究", 河南科学, no. 06, 30 December 2005 (2005-12-30) * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116134976A (zh) * | 2021-07-26 | 2023-05-16 | 京东方科技集团股份有限公司 | 显示装置及触控面板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20200043870A1 (en) | 2020-02-06 |
| CN112513654B (zh) | 2024-08-30 |
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| US10770410B2 (en) | 2020-09-08 |
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