CN112511165A - 一种基于单比特采样的多目标弱信号检测方法及装置 - Google Patents
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Abstract
本发明公开了一种基于单比特采样的多目标弱信号检测方法及装置，其利用比较器和FPGA内的组合逻辑链、移位寄存器，等效地实现多个单比特ADC，进而实现多个不同周期的目标弱信号的检测。在实现上，本发明充分利用了FPGA内部逻辑资源可灵活配置的特性，可以根据目标弱信号的数量和重复频率而灵活地做出更改。此外，与使用专用的单比特ADC芯片相比，在本发明中，比较器和FPGA之间进行板级布线时则无需考虑时序问题，有利于简化电路设计。
Description
技术领域
本发明涉及信号处理技术领域，尤其涉及一种基于单比特采样的多目标弱信号检测方法及装置。
背景技术
对于信噪比(SNR，Signal-to-Noise Ratio)很低以至于信号波形被淹没在噪声中的周期性弱信号，直接观察波形无法判断弱信号是否存在，因此需要通过专门的方法来检测。
在雷达探测、通信等领域中，有时需要对多个不同周期的目标弱信号进行检测。传统的方法是先对噪声与弱信号的混合信号进行采样，然后使用合适的数字后处理算法进行弱信号检测。例如，DaweiChen等人针对窄带噪声下相邻频率的弱多目标弱信号检测，提出了一种基于周期混沌持续比的多目标弱信号检测算法(Detection of weak multi-targetwith adjacent frequency based on chaotic system，2019年)。然而，此类方法往往只针对特定情况下的多目标检测，而且通常需要使用复杂的算法，难以在硬件中快速实现，通用性较差。
发明内容
本发明的目的是提供一种基于单比特采样的多目标弱信号检测方法及装置，可以实现多个不同周期的目标弱信号的检测；并且，充分利用了FPGA内部逻辑资源可灵活配置的特性，可以根据目标弱信号的数量和重复频率而灵活地做出更改。
本发明的目的是通过以下技术方案实现的：
一种基于单比特采样的多目标弱信号检测装置，包括：比较器与FPGA；其中：
所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA的内部包括：若干条组合逻辑链、至少两个移位寄存器与至少两个弱信号检测模块；每一移位寄存器单独接收来自组合逻辑链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；每一移位寄存器的输出信号单独输入至一个弱信号检测模块进行弱信号检测，当检测到弱信号时输出相应的触发信号，表示检测到周期性弱信号。
一种基于单比特采样的多目标弱信号检测方法，包括：
利用比较器将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA的内部包括：若干条组合逻辑链、至少两个移位寄存器与至少两个弱信号检测模块；每一移位寄存器单独接收来自组合逻辑链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；每一移位寄存器的输出信号单独输入至一个弱信号检测模块进行弱信号检测，当检测到弱信号时输出相应的触发信号，表示检测到周期性弱信号。
由上述本发明提供的技术方案可以看出，利用比较器和FPGA内的组合逻辑链、移位寄存器，等效地实现多个单比特ADC，进而实现多个不同周期的目标弱信号的检测。在实现上，本发明充分利用了FPGA内部逻辑资源可灵活配置的特性，可以根据目标弱信号的数量和重复频率而灵活地做出更改。此外，与使用专用的单比特ADC芯片相比，在本发明中，比较器和FPGA之间进行板级布线时则无需考虑时序问题，有利于简化电路设计。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的一种基于单比特采样的多目标弱信号检测装置示意图；
图2为本发明实施例提供的另一种基于单比特采样的多目标弱信号检测装置示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种基于单比特采样的多目标弱信号检测装置，包括：比较器与FPGA；其中：
所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA的内部包括：若干条组合逻辑链、至少两个移位寄存器与至少两个弱信号检测模块；每一移位寄存器单独接收来自组合逻辑链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；每一移位寄存器的输出信号单独输入至一个弱信号检测模块进行弱信号检测，当检测到弱信号时输出相应的触发信号，表示检测到周期性弱信号。
本领域技术人员可以理解，所述周期性弱信号是本领域的专用技术名词，其的信噪比低于阈值。
本发明实施例中，比较器和所有组合逻辑链以及所有移位寄存器，等效地实现多个单比特ADC，通过多个单比特ADC与多个弱信号检测模块相配合能够对多个不同周期的目标弱信号进行实时检测。
本发明实施例中，所述比较器为一级或多级级联的比较器。通常情况下，如果混合信号的幅度较大，一级比较器就足以将混合信号完全转化为数字电平的信号；否则，一级比较器就不足以完成转化任务。实测结果表明，如果采用两级比较器，即便没有信号输入(也就是说，第一级比较器的输入是电路自带的热噪声信号)，最终的输出信号也能被转化为数字电平信号。示例性的，可以选择ADI公司的比较器，型号为LTC6754ISC6。
本领域技术人员可以理解，将混合信号完全转化为数字电平信号是必要的。否则，在FPGA内，信号的幅度可能长时间处于“既不是高电平、也不是低电平”的幅度范围内，这会令FPGA内的逻辑器件(门电路、触发器等)长时间处于工作电流较大的情况下，不仅不能正常工作，还会有损坏(因为逻辑器件的工作电流越大，发热越严重)的风险。因此，本领域技术人员可以根据实际情况设置一级或多级级联的比较器。
本发明实施例中，每一所述组合逻辑链上有一个缓冲单元或者多个级联的缓冲单元，所述缓冲单元由逻辑门电路组成，输入或输出缓冲单元的信号通过抽头线引出为抽头信号，输入至缓冲单元的抽头信号来自同一组合逻辑链的上一级缓冲单元、其他组合逻辑链或者比较器；缓冲单元输出的抽头信号发送至同一组合逻辑链的下一级缓冲单元、一条或多条其他组合逻辑链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，接收的抽头信号来自缓冲单元或者比较器，每一移位寄存器单独连接一个弱信号检测模块。
本发明实施例中，FPGA内部的移位寄存器总数目不少于两个，从而能够同时对多个周期的弱信号进行检测，具体结构可以根据实际情况自行设定；例如，设置一条组合逻辑链，组合逻辑链输出两个或两个以上的抽头信号，每一抽头信号单独连接一个移位寄存器；或者，设置两条或两条以上组合逻辑链，每一组合逻辑链输出一个或多个抽头信号，每一抽头信号各自连接一个移位寄存器。
本领域技术人员可以理解，为了检测不同目标弱信号，可以选择配套的弱信号检测模块。弱信号检测模块的实现方式可参见常规技术，例如，基于相干积累来实现弱信号检测、或者利用随机共振检测周期性的弱信号等。
本发明实施例中，不同移位寄存器可以工作在不同的时钟频率下，或者工作在相同的时钟频率下。
基于以上关于结构的介绍，下面示例性的提供图1～图2所示的两种具体结构；值得注意的是，在实际应用中，组合逻辑链的数目、组合逻辑链中缓冲单元的数目、抽头信号的数目、移位寄存器的数目、以及弱信号检测模块的数目都可以根据实际情况进行相应的调整。
如图1所示，该检测装置包括：两级级联的比较器和一片FPGA。两级级联的比较器使得混合信号能够被完全转化为数字电平的信号。FPGA实现了一条组合逻辑链，共有四个缓冲单元、五个抽头信号。每个抽头信号都有对应的移位寄存器和弱信号检测模块；弱信号检测模块输出的触发信号为高电平有效的脉冲信号。缓冲单元1-4都通过FPGA内的查找表实现。抽头1-2对应的移位寄存器和弱信号检测模块都工作在一个143MHz的时钟域下；抽头3-5对应的移位寄存器和弱信号检测模块都工作在一个315MHz的时钟域下。两级比较器、抽头1对应的移位寄存器，等效地构成了一个143MSPS采样率的单比特ADC；两级比较器、抽头2对应的移位寄存器，等效地构成了一个143MSPS采样率的单比特ADC；两级比较器、抽头3对应的移位寄存器，等效地构成了一个315MSPS采样率的单比特ADC；两级比较器、抽头4对应的移位寄存器，等效地构成了一个315MSPS采样率的单比特ADC；两级比较器、抽头5对应的移位寄存器，等效地构成了一个315MSPS采样率的单比特ADC。本示例中，五个弱信号检测模块都基于相干积累来实现弱信号检测。
图1所示的示例中，待测混合信号在高斯噪声的基础上，可能叠加了5个目标周期性弱信号。目标信号1、目标信号2、目标信号3、目标信号4、目标信号5分别为占空比20％的正脉冲、占空比20％的负脉冲、占空比33％的正脉冲、正弦信号、正弦信号；它们的SNR分别为-20dB、-10dB、-15dB、-30dB、-26dB；它们的重复频率分别为11MHz、13MHz、5MHz、7MHz、9MHz。通过图1提供的基于单比特采样的多目标弱信号检测装置，能够同时对这5个目标信号进行实时检测。
如图2所示，该检测装置包括：两级级联的比较器和一片FPGA。两级级联的比较器使得混合信号能够被完全转化为数字电平的信号。FPGA实现了两条组合逻辑链，每条组合逻辑链上有两个缓冲单元，总共五个抽头信号。每个抽头信号都有对应的移位寄存器和弱信号检测模块；弱信号检测模块输出的触发信号为高电平有效的脉冲信号。缓冲单元1-4都通过FPGA内进位链的加法单元实现，缓冲单元之间的连线使用的是FPGA内专用的进位链。抽头1对应的移位寄存器和弱信号检测模块工作在一个123MHz的时钟域下；抽头2对应的移位寄存器和弱信号检测模块工作在一个234MHz的时钟域下；抽头3对应的移位寄存器和弱信号检测模块工作在一个345MHz的时钟域下；抽头4对应的移位寄存器和弱信号检测模块工作在一个456MHz的时钟域下；抽头5对应的移位寄存器和弱信号检测模块工作在一个567MHz的时钟域下。两级比较器、抽头1对应的移位寄存器，等效地构成了一个123MSPS采样率的单比特ADC；两级比较器、抽头2对应的移位寄存器，等效地构成了一个234MSPS采样率的单比特ADC；两级比较器、抽头3对应的移位寄存器，等效地构成了一个345MSPS采样率的单比特ADC；两级比较器、抽头4对应的移位寄存器，等效地构成了一个456MSPS采样率的单比特ADC；两级比较器、抽头5对应的移位寄存器，等效地构成了一个567MSPS采样率的单比特ADC。本示例中，抽头1-3对应的弱信号检测模块都基于相干积累来实现弱信号检测；抽头4-5对应的弱信号检测模块都基于随机共振来实现弱信号检测。
图2所示的示例中，待测混合信号在高斯噪声的基础上，可能叠加了5个目标周期性弱信号。目标信号1、目标信号2、目标信号3、目标信号4、目标信号5分别为占空比25％的正脉冲、占空比23％的负脉冲、占空比31％的正脉冲、正弦信号、正弦信号；它们的SNR分别为-26dB、-16dB、-19dB、-32dB、-21dB；它们的重复频率分别为1.23MHz、2.34MHz、3.45MHz、4.56MHz、5.67MHz。通过图2提供的基于单比特采样的多目标弱信号检测装置，能够同时对这5个目标信号进行实时检测。
本领域技术人员可以理解，查找表是FPGA中的逻辑门电路(或者组合逻辑)的最主要的实现方式；加法单元属于组合逻辑，通过逻辑门电路搭建。
本发明另一实施例还提供一种基于单比特采样的多目标弱信号检测方法，该方法基于前述检测装置实现，该方法主要包括：利用比较器将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；所述FPGA的内部包括：若干条组合逻辑链、至少两个移位寄存器与至少两个弱信号检测模块；每一移位寄存器单独接收来自组合逻辑链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；每一移位寄存器的输出信号单独输入至一个弱信号检测模块进行弱信号检测，当检测到弱信号时输出相应的触发信号，表示检测到周期性弱信号。
本发明实施例中，所述比较器与每一移位寄存器等效地实现了单比特ADC，通过多个单比特ADC与多个弱信号检测模块相配合能够对多个不同周期的目标弱信号进行实时检测。
本发明实施例中，所述比较器为一级或多级级联的比较器。
本发明实施例中，每一所述组合逻辑链上有一个缓冲单元或者多个级联的缓冲单元，所述缓冲单元由逻辑门电路组成，输入或输出缓冲单元的信号通过抽头线引出为抽头信号，输入至缓冲单元的抽头信号来自同一组合逻辑链的上一级缓冲单元、其他组合逻辑链或者比较器；缓冲单元输出的抽头信号发送至同一组合逻辑链的下一级缓冲单元、一条或多条其他组合逻辑链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，接收的抽头信号来自缓冲单元或者比较器，每一移位寄存器独自连接一个弱信号检测模块。
本发明实施例中，不同移位寄存器工作在不同的时钟频率下，或者工作在相同的时钟频率下。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (10)
1.一种基于单比特采样的多目标弱信号检测装置，其特征在于，包括：比较器与FPGA；其中：
所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA的内部包括：若干条组合逻辑链、至少两个移位寄存器与至少两个弱信号检测模块；每一移位寄存器单独接收来自组合逻辑链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；每一移位寄存器的输出信号单独输入至一个弱信号检测模块进行弱信号检测，当检测到弱信号时输出相应的触发信号，表示检测到周期性弱信号。
2.根据权利要求1所述的一种基于单比特采样的多目标弱信号检测装置，其特征在于，比较器和所有组合逻辑链以及所有移位寄存器，等效地实现多个单比特ADC，通过多个单比特ADC与多个弱信号检测模块相配合能够对多个不同周期的目标弱信号进行实时检测。
3.根据权利要求1或2所述的一种基于单比特采样的多目标弱信号检测装置，其特征在于，所述比较器为一级或多级级联的比较器。
4.根据权利要求1或2所述的一种基于单比特采样的多目标弱信号检测装置，其特征在于，每一所述组合逻辑链上有一个缓冲单元或者多个级联的缓冲单元，所述缓冲单元由逻辑门电路组成，输入或输出缓冲单元的信号通过抽头线引出为抽头信号，输入至缓冲单元的抽头信号来自同一组合逻辑链的上一级缓冲单元、其他组合逻辑链或者比较器；缓冲单元输出的抽头信号发送至同一组合逻辑链的下一级缓冲单元、一条或多条其他组合逻辑链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，接收的抽头信号来自缓冲单元或者比较器，每一移位寄存器单独连接一个弱信号检测模块。
5.根据权利要求1或2所述的一种基于单比特采样的多目标弱信号检测装置，其特征在于，不同移位寄存器工作在不同的时钟频率下，或者工作在相同的时钟频率下。
6.一种基于单比特采样的多目标弱信号检测方法，其特征在于，包括：
利用比较器将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；
所述FPGA的内部包括：若干条组合逻辑链、至少两个移位寄存器与至少两个弱信号检测模块；每一移位寄存器单独接收来自组合逻辑链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；每一移位寄存器的输出信号单独输入至一个弱信号检测模块进行弱信号检测，当检测到弱信号时输出相应的触发信号，表示检测到周期性弱信号。
7.根据权利要求6所述的一种基于单比特采样的多目标弱信号检测方法，其特征在于，比较器和所有组合逻辑链以及所有移位寄存器，等效地实现多个单比特ADC，通过多个单比特ADC与多个弱信号检测模块相配合能够对多个不同周期的目标弱信号进行实时检测。
8.根据权利要求6或7所述的一种基于单比特采样的多目标弱信号检测方法，其特征在于，所述比较器为一级或多级级联的比较器。
9.根据权利要求6或7所述的一种基于单比特采样的多目标弱信号检测方法，其特征在于，每一所述组合逻辑链上有一个缓冲单元或者多个级联的缓冲单元，所述缓冲单元由逻辑门电路组成，输入或输出缓冲单元的信号通过抽头线引出为抽头信号，输入至缓冲单元的抽头信号来自同一组合逻辑链的上一级缓冲单元、其他组合逻辑链或者比较器；缓冲单元输出的抽头信号发送至同一组合逻辑链的下一级缓冲单元、一条或多条其他组合逻辑链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，接收的抽头信号来自缓冲单元或者比较器，每一移位寄存器单独连接一个弱信号检测模块。
10.根据权利要求6或7所述的一种基于单比特采样的多目标弱信号检测方法，其特征在于，不同移位寄存器工作在不同的时钟频率下，或者工作在相同的时钟频率下。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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