CN112489717A - 基于蕴含逻辑的自容错忆阻存储单元纠错方法 - Google Patents

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Abstract

本发明公开了一种基于蕴含逻辑的自容错忆阻存储单元纠错方法，包括如下步骤：步骤一、在对存储器单元进行下一次写操作之前，预读取存储器单元的节点电压并判定失效种类，当预读取结果为写“0”失效时，进入步骤二，当预读取结果为写“1”失效时，进入步骤三；步骤二、将写“0”失效信号作为写“0”失效纠正使能信号传输到单元写入电路，写“0”失效操作为WL端给高电平选通单元，DL端给高电平，BL、CL端均给低电平，使得存储器单元状态循环回归正常；步骤三、忽略写“1”失效信号，不作任何处理。本发明能够利用存储器单元自身读取与状态判定的优势，对存储出错的单元进行状态修正。

Description

基于蕴含逻辑的自容错忆阻存储单元纠错方法
技术领域
本发明涉及集成电路存储器基本电路设计领域，具体涉及一种基于蕴含逻辑的自容错忆阻存储单元纠错方法。
背景技术
参见图1所示，传统的1T1M存储单元，当写入电压不足时，忆阻器会写入失效，存储错误无法纠正，读出时需要借助纠错算法解决，而且纠错位数有限；此外，由于忆阻器的不均匀性，读出电路的参考电阻值不太好确定，这给读出电路的设计带来了诸多不便。
为解决上述问题，参见图2所示，给出了在经典1T1M存储单元结构的基础上进行改进的1T2M存储单元，新加入了一个忆阻器作为存储单元，当电路正常存储数据时，两个忆阻器的阻态始终相反，单元选通时在SL端加一个小电压，通过晶体管的电流会将BL、BLB上拉至不同电位，并且二者相差很大，那么就可以通过差分放大电路读出存储的值，免去了参考电压的选择，简化了读出电路的设计。但是问题在于，第二个忆阻器加入的同时也引入了更多的不确定因素，当单元发生写入失效时将难以分析内部忆阻器状态而削弱了该单元结构的实用性。
蕴含逻辑是一种布尔运算，2010年8月美国惠普实验室发表在《Nature》的文章描述了一种基于忆阻器的蕴含逻辑结构，其最简单的结构参见图3所示，由两个忆阻器和一个定值电阻组成，在两忆阻器正极分别施加Vcond与VSET(VSET为忆阻器的置“1”(忆阻器阻态置低)电压，Vcond小于VSET)。蕴含逻辑的真值表如表1所示：
表1：蕴含逻辑的真值表
Figure BDA0002764244360000011
Figure BDA0002764244360000021
为在读取数据时忽略写入失效带来的错误，同时结合相应的时序可以检测出单元是否写入失效以及识别出具体哪种失效，本领域技术人员提供了一种基于忆阻元件和蕴含逻辑的非易失性存储器，参见图4所示。该存储器虽然能够在单元检测出自身是否写入失效以及识别出具体为哪种失效模式，但是并未给出如何对单元进行纠错，实际上，当单元发生写入失效时，单元本身写“0”、写“1”的状态变化循环会发生变化，影响数据的正常写入与读取。
发明内容
本发明目的是提供一种基于蕴含逻辑的自容错忆阻存储单元纠错方法，能够利用存储器单元自身读取与状态判定的优势，对存储出错的单元进行状态修正。
本发明的技术方案是：一种基于蕴含逻辑的自容错忆阻存储单元纠错方法，包括如下步骤：
步骤一、在对存储器单元进行下一次写操作之前，预读取存储器单元的节点电压并判定失效种类，当预读取结果为写“0”失效时，进入步骤二，当预读取结果为写“1”失效时，进入步骤三；
步骤二、将写“0”失效信号作为写“0”失效纠正使能信号传输到单元写入电路，写“0”失效操作为WL端给高电平选通单元，DL端给高电平，BL、CL端均给低电平，使得存储器单元状态循环回归正常；
步骤三、忽略写“1”失效信号，不作任何处理。
上述技术方案中，所述存储单元包括选通管、第一忆阻器、第二忆阻器和定值电阻；
所述选通管的源极电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极、第二忆阻器的负极和定值电阻的一端，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端，所述定值电阻的另一端接地。
上述技术方案中，所述步骤一中通过一单元值读取及失效判断电路进行存储器单元的节点电压的预读取和失效种类的判定；
所述单元值读取及失效判断电路包括第一比较器、第二比较器和第三比较器，所述第一比较器的正输入端连接节点电压输出端，所述第一比较器的负输入端连接第一基准电压输出端，所述第二比较器的正输入端连接第二基准电压输出端，所述第二比较器的负输入端连接节点电压输出端，所述第三比较器的正输入端连接节点电压输出端，所述第三比较器的负输入端连接第三基准电压输出端，所述第一比较器的输出端经一反相器连接到第二比较器的电源端和直接连接到第三比较器的电源端，所述第二比较器的输出端输出写“0”失效信号，所述第三比较器的输出端输出写“1”失效信号。
本发明的优点是：
本发明在基于忆阻元件和蕴含逻辑的非易失性存储器单元能够检测出自身是否写入失效以及识别出具体为哪种失效模式之后，利用存储器单元自身读取与状态判定的优势，对存储出错的单元进行状态修正，使得存储器单元状态循环回归正常。
附图说明
下面结合附图及实施例对本发明作进一步描述：
图1为背景技术中经典1T1M存储单元结构图。
图2为背景技术中改进的1T2M存储单元结构图。
图3为背景技术中蕴含操作结构示意图。
图4为背景技术中基于忆阻元件和蕴含逻辑的非易失性存储器单元结构图。
图5为本发发明实施例一的纠正方法过程示意图。
图6为本发明实施例一中的单元值读取及失效判断电路示意图。
图7为本发明实施例一中的基于忆阻元件和蕴含逻辑的非易失性存储器单元写操作完整循环示意图。
图8为本发明实施例一中的基于忆阻元件和蕴含逻辑的非易失性存储器单元读取时的结构示意图。
图9为写“1”失效电路循环示意图。
图10为写“0”失效电路循环示意图。
具体实施方式
实施例一：
参见图5所示，本发明提供一种基于蕴含逻辑的自容错忆阻存储单元纠错方法，包括如下步骤：
步骤一、在对存储器单元进行下一次写操作之前，预读取存储器单元的节点电压并判定失效种类，当预读取结果为写“0”失效时，进入步骤二，当预读取结果为写“1”失效时，进入步骤三；
步骤二、将写“0”失效信号作为写“0”失效纠正使能信号传输到单元写入电路，写“0”失效操作为WL端给高电平选通单元，DL端给高电平，BL、CL端均给低电平，使得存储器单元状态循环回归正常；
步骤三、忽略写“1”失效信号，不作任何处理。
再次参见图4所示，所述存储单元包括选通管N1、第一忆阻器M1、第二忆阻器M2和定值电阻Rg；
所述选通管N1的源极电性连接到DL端，所述选通管N1的栅极电性连接到WL端，所述选通管N1的漏极分别电性连接到第一忆阻器M1的负极、第二忆阻器M2的负极和定值电阻Rg的一端，所述第一忆阻器M1的正极电性连接到BL端，所述第二忆阻器M2的正极电性连接到CL端，所述定值电阻Rg的另一端接地。
参见图6所示，所述步骤一中通过一单元值读取及失效判断电路进行存储器单元的节点电压V0的预读取和失效种类的判定；
所述单元值读取及失效判断电路包括第一比较器、第二比较器和第三比较器，所述第一比较器的正输入端连接节点电压输出端，所述第一比较器的负输入端连接第一基准电压输出端，所述第二比较器的正输入端连接第二基准电压输出端，所述第二比较器的负输入端连接节点电压输出端，所述第三比较器的正输入端连接节点电压输出端，所述第三比较器的负输入端连接第三基准电压输出端，所述第一比较器的输出端经一反相器连接到第二比较器的电源端和直接连接到第三比较器的电源端，所述第二比较器的输出端输出写“0”失效信号，所述第三比较器的输出端输出写“1”失效信号。
参见图7和8所示，将存储器单元的BL端接地，CL端接Vread，此时M1与Rg并联。电路写“0”正常、写“1”正常、写“0”失效、写“1”失效四组情况，将四组情况整理成表2，表2为存储单元不同写入情况：
写0失效 存“0”(写0成功) 存“1”(写1成功) 写1失效
忆阻器M1 L H L H
忆阻器M2 H H L L
节点电压Vo V<sub>read</sub>/101 V<sub>read</sub>/11 V<sub>read</sub>/2 10V<sub>read</sub>/11
根据表2可以很明显看出四种情况的节点电压之间存在一定的裕度，所以通过比较节点电压便可清楚的知道该单元存的数据(即使写入失效)，而且通过两级比较便可得知单元是为写“0”失效或是写“1”失效，该电路的读取电路以及写失效判定电路由两级比较过程完成。
再次参见图6所示，该电路会输出两个信号，分别为存储器单元读出结果和写“0”失效信号(或者写“1”失效信号)。本发明针对该判断失效信号，即写“0”(写“1”)失效信号做出相应处理，使得存储器单元的忆阻器状态得以修正。方案如下：
当判定电路输出为写“1”失效时，存储器单元读取的节点电压为10Vread/11，电路状态循环会发生异动，参见图9所示，由图9可以看出，存储器单元状态循环虽然由三个状态发生变化，但并不影响整体循环，所以此时对该单元进行下一次写“0”并不会受到写“1”失效的影响，所以“0”的读写仍能够正常进行；
当判定电路输出为写“0”失效时，存储器单元读取的节点电压为1Vread/101，电路状态循环也会发生异动，参见图10所示，由该图可以看出单元M1、M2的阻态会在“写M1”过程分别卡在低阻态和高阻态，存储器单元状态进入一个死循环，电路输出也会一直卡死在“0”。
综上，本发明通过纠错方法在基于忆阻元件和蕴含逻辑的非易失性存储器单元能够检测出自身是否写入失效以及识别出具体为哪种失效模式之后，利用存储器单元自身读取与状态判定的优势，对存储出错的单元进行状态修正，使得存储器单元状态循环回归正常。
示例：
现假设对存储器单元进行写“0”操作，若单元忆阻器写入正常，则存储器单元内两阻态均为高阻态，判定电路输出的write“0”failure信号将会为低“0”，不会触发电路修正。然而当上述写“0”过程中忆阻器M1被写入失败，那么M1将会继续保持在偏低阻态，判定电路此时会输出的write“0”failure信号将会输出高电平“1”，该信号会被送至写“0”失效单元纠错电位产生电路，输出合适的WL、BL、CL、DL电位以将该单元状态进行修正，修正后单元的状态再次回归到正常的循环当中，参见图7所示，随后单元方可正确进行之后的读写操作。
当然上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的修饰，都应涵盖在本发明的保护范围之内。

Claims (3)

1.一种基于蕴含逻辑的自容错忆阻存储单元纠错方法，其特征在于，包括如下步骤：
步骤一、在对存储器单元进行下一次写操作之前，预读取存储器单元的节点电压并判定失效种类，当预读取结果为写“0”失效时，进入步骤二，当预读取结果为写“1”失效时，进入步骤三；
步骤二、将写“0”失效信号作为写“0”失效纠正使能信号传输到单元写入电路，写“0”失效操作为WL端给高电平选通单元，DL端给高电平，BL、CL端均给低电平，使得存储器单元状态循环回归正常；
步骤三、忽略写“1”失效信号，不作任何处理。
2.根据权利要求1所述的基于蕴含逻辑的自容错忆阻存储单元纠错方法，其特征在于：所述存储单元包括选通管、第一忆阻器、第二忆阻器和定值电阻；
所述选通管的源极电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极、第二忆阻器的负极和定值电阻的一端，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端，所述定值电阻的另一端接地。
3.根据权利要求1所述的基于蕴含逻辑的自容错忆阻存储单元纠错方法，其特征在于：所述步骤一中通过一单元值读取及失效判断电路进行存储器单元的节点电压的预读取和失效种类的判定；
所述单元值读取及失效判断电路包括第一比较器、第二比较器和第三比较器，所述第一比较器的正输入端连接节点电压输出端，所述第一比较器的负输入端连接第一基准电压输出端，所述第二比较器的正输入端连接第二基准电压输出端，所述第二比较器的负输入端连接节点电压输出端，所述第三比较器的正输入端连接节点电压输出端，所述第三比较器的负输入端连接第三基准电压输出端，所述第一比较器的输出端经一反相器连接到第二比较器的电源端和直接连接到第三比较器的电源端，所述第二比较器的输出端输出写“0”失效信号，所述第三比较器的输出端输出写“1”失效信号。
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