CN112468162B - 双发万兆网中频信号处理机和双路径系统及数据传输方法 - Google Patents

Abstract

本发明公开了双发万兆网中频信号处理机和双路径系统及数据传输方法，包括：SMA接口、FMC子卡、信号处理模块、主控模块；信号处理模块具有1个高速接插件G1和1个光模块M1及对应的1个万兆网光口W1；主控模块具有1个高速接插件G2和1个光模块M2及对应的万兆网光口W2；高速接插件G1与高速接插件G2进行互传数据连接；信号处理模块：将高速数字信号分别通过万兆网光口W1向外部发送和通过高速接插件G1向主控模块发送；主控模块：用于通过高速接插件G2获得信号处理模块发送的高速数字信号，并将高速数字信号进行存储处理和通过万兆网光口W2向外部发送。一个FPGA对万兆网光口、一个FPGA对主控，支持高速传输；组成了双发链路，实现了冗余设计。

Description

双发万兆网中频信号处理机和双路径系统及数据传输方法

技术领域

本发明涉及中频信号处理领域，主要涉及双发万兆网中频信号处理机和双路径系统及数据传输方法。

背景技术

中频信号是信号处理领域常见的被处理信号，常见的对其处理的装置采用的是AD处理电路对其采样，将中频信号转换为数字量信号，然后经FPGA的信号处理电路和主控电路数字算法处理后，再通过网络接口发送数字信号。

在现有技术中，如图1所示，常常将AD处理电路、FPGA的信号处理电路、主控电路集成在一个PCB板卡中。这种设计一般存在以下技术问题。

1、这种设计致使该PCB板卡面积过大，且其中的主处理芯片在PCB板中的位置比较随意；当这种设备放置到车载环境中，其振动环境较为复杂，因此，容易导致其PCB板卡受力不均而出现损坏。

2、这种设备一般仅由主控电路的主处理芯片提供一个对外输出接口。在该现有技术中，其FPGA部分将AD处理后的信号经过算法处理后输出给主控芯片，其中由主控芯片提供一个对外接口输出。这样的设计在车载复杂环境下，一旦主控芯片工作故障，则会导致平台数据无法获得数据，其容错性较差。

3、现有的这种设备一般采用的是单个FPGA运行，导致整个数据传输效率低下，传输带宽不够支撑大容量数据传输。

发明内容

本发明目的是提供一种双发万兆网中频信号处理机，该一种万兆网中频信号处理机具有信号处理模块对外进行高速光通信和通过主控模块对外进行高速光通信的双发路径传输功能，采用信号处理模块、主控模块独立设置；可降低数据处理电路板的受损的概率和提高容错性。

本发明通过下述技术方案实现：

双发万兆网中频信号处理机，其特征在于，包括：

SMA接口、FMC子卡、信号处理模块、主控模块；

信号处理模块具有1个高速接插件G1和1个光模块M1及对应的1个万兆网光口W1；

主控模块具有1个高速接插件G2和1个光模块M2及对应的万兆网光口W2；

高速接插件G1与高速接插件G2进行互传数据连接；SMA接口连接于FMC子卡；

SMA接口，用于引入中频信号至FMC子卡；

FMC子卡，用于对引入的中频信号进行信号采集、并将模拟量的中频信号转为数字信号；

信号处理模块，用于对FMC子卡提供的数字信号进行高速信号处理算法处理后获得高速数字信号，并将高速数字信号分别通过万兆网光口W1向外部发送和通过高速接插件G1向主控模块发送；

主控模块，用于通过高速接插件G2获得信号处理模块发送的高速数字信号，并将高速数字信号进行存储处理和通过万兆网光口W2向外部发送。

本发明的设计原理是：

现有的中频信号处理机是将信号处理模块和主控模块设置在一个PCB板中，将中频信号处理机应用于车载环境和弹载等高频震动环境时，由于该PCB板的面积较大，特别容易造成PCB内部结构损坏。为了解决该问题，本发明按照部件进行划分，将主控功能的电路设置为一个PCB板的主控模块，将信号处理功能的电路设置为一个PCB板的信号处理模块；因此，将现有的一个PCB板划分为独立的2个功能PCB板，其中一个就是主控模块，另一个就是信号处理模块。

现有的中频信号处理机中，一般利用模数转换电路将外部模拟量信号进行数字化转换，然后利用1个FPGA对其数字信号进行处理，处理后的数字信号送人主控电路部分，由主控电路对外发出。因此，其仅具备1个进入一个送出的功能接口，其信号传输是单路径设计。在需要保障容错性高的时候，若一旦该中频信号处理机中的主控电路部分出现了损坏或故障，早回导致无法对外发送数据。为了解决该问题，本发明所设置的信号处理模块具有对外连接光模块M1及对应的1个万兆网光口W1；因此，对于本发明的信号处理模块，其同时向光模块M1和主控模块传输高速数据。这样即使在主控模块出现故障的情况下，信号处理模块也能通过光模块M1对外发送数据。从而提高本设备的容错性。

优选进一步的技术方案为：

信号处理模块包括：FGPA1、FPGA2、FPGA3；

FGPA1、FPGA2均各自外挂有DDR3；

FGPA1、FPGA2均具有JESD204B高速接口与FMC子卡连接；

FPGA1、FPGA2均具有1路SRIO协议的x4lane与高速接插件G1连接；

FPGA1、FPGA2均具有1路Aurora协议的x8lane与光模块M1连接；

FPGA1与FPGA2之间通过1路Aurora协议的x8lane进行片间互联；

主控模块包括：主控芯片；

主控芯片外挂有DDR3；

主控芯片具有2路SRIO协议的x4lane与高速接插件G2连接；

主控芯片具有1路XFI接口与光模块M2连接；

FPGA3，用于对FGPA1、FPGA2进行管理控制；

FPGA1，用于通过JESD204B高速接口接收FMC子卡的数字信号，对数字信号进行位宽调整和速率匹配的预处理，同时将预处理后的数据先送入挂载于FPGA1的第1组DDR3进行缓存，待缓存满后、再将预处理后的数据送入挂载于FPGA1的第2组DDR3进行缓存、同时对挂载于FPGA1的第1组DDR3进行数据读出；

FPGA1，用于对读出的数据、在FPGA1中做正确性校验，再通过FPGA1与FPGA2之间的Aurora协议的x8lane将读出的数据传输至FPGA2；

FPGA2，用于将FPGA1送入的数据先送入挂载于FPGA2的第1组DDR3进行缓存，待缓存满后，再将FPGA1送入的数据送入挂载于FPGA2的第2组DDR3进行缓存、同时对挂载于FPGA2的第1组DDR3进行数据读出；

FPGA2，用于对读出的数据、在FPGA2中进行正确性校验，再做2倍量抽取后、将读出的数据依次通过SRIO协议的x4lane、高速接插件G1、高速接插件G2发送至主控芯片；

FPGA2，用于对读出的数据送回FPGA1；

FPGA1，用于对FPGA2送回的数据做数据正确性验证、然后通过Aurora协议的x8lane发送给光模块M1；

主控芯片，用于通过SRIO协议的x4lane接收高速接插件G2的发送的数据后进行存储到挂载于主控芯片的DDR3中、并将挂载于主控芯片的DDR3中的数据通过XFI接口发送给光模块M2。

为了实现信号处理模块也能通过光模块M1对外发送数据，本发明采用了3个FPGA来实现，而传统的仅采用1个FPGA，因此无法支撑光模块的接入。其中，本发明做了2方面的改进，第一：从数量上，增加了FPGA的数量，第二：对三个FPGA的数据处理的过程进行限定；其中通过上述内容可以看出，本发明采用FGPA1对光模块M1进行数据传输支持，FGPA2对主控芯片进行数据传输支持；FPGA3的作用是对FGPA1、FGPA2进行管理；因此FGPA1、FGPA2不需负担额外的计算功能；也即，本发明提供了三个FPGA及其上述对应的控制关系，从而提供了一种既能通过光模块M1对外发送数据又能向主控模块发送数据的信号处理模块。

优选进一步的技术方案为：

Aurora协议的x8lane具有8个Aurora协议的线路接口；其中Aurora协议的流模式为无结尾的帧；Aurora协议编码方式为64b/66b；每个Aurora协议的线路接口的速率为5Gbps；

SRIO协议的x4lane具有4个SRIO协议的线路接口，每个SRIO协议的线路接口的速率为5Gbps。

优选进一步的技术方案为：

FGPA1的型号为XC7VX690T-2FFG1761I；

FPGA2的型号为XC7VX690T-2FFG1761I；

FPGA3 的型号为XC7Z045-2FFG900I。

由于FPGA1、FPGA2选择型号为XC7VX690T-2FFG1761I的器件；FPGA2选择型号为XC7Z045-2FFG900I的器件；FPGA1、FPGA2各自可以提供36个GTH口和850个I/O口，其中SRIO协议的x4lane、Aurora协议的x8lane均采用GTH口进行支持，上述器件可以满足本设计中对GTH口的要求，即满足在FPGA1上直接构建万兆网的光模块M1的接口设计、同时满足在FPGA1上直接构建至FPGA2的高速传输数据的接口设计，同时其逻辑资源完全满足用户要求。本发明的FPGA1、FPGA2选择上述型号的芯片后，FPGA1利用Aurora协议的x8lane形成至光模块M1的接口设计，FPGA1利用片间互连的Aurora协议的x8lane向FPGA2进行高速数字信号传输，同时利用SRIO协议的x4lane向主控芯片传输高速数字信号；上述接口都是由其芯片中的GTH接口提供。

同时，本发明采用上述FPGA1、FPGA2进行数据交互的设计，其中，FPGA1主要承担向万兆网光口传输数据和向FPGA2传输数据的作用，FPGA2主要承担向主控芯片传输数据的作用；其采用上述控制处理方式使得2这协同处理数据。因此其中，FPGA1、FPGA2之间的传输单线速度达到5Gbps；FPGA1和FPGA2之间的有效传输带宽：≥32Gbps；FPGA2通过向主控芯片的传输速度单线达到5.0Gbps，FPGA2向主控芯片的有效传输带宽达到10 Gbps；FPGA1对万兆网光口传输有效带宽：≥32Gbps。

另外，FPGA3对FPGA1和GPGA管理时，FPGA1/ FPGA 2采用Slave SelectMAP被动加载模式，FPGA3上电后自动加载FPGA1/ FPGA 2。

优选进一步的技术方案为：

主控芯片的型号为T4240NXE7PQB。

优选进一步的技术方案为：

光模块M1的型号为HTG8503；

光模块M2的型号为HTG8525。

优选进一步的技术方案为：

还包括桥接器件，信号高速接插件G1通过桥接器件与高速接插件G2进行互传数据连接。

优选进一步的技术方案为：

桥接器件为长度小于100mm的EQDP-028-06.00-STR-STR-7-F链接器；其中，EQDP-028-06.00-STR-STR-7-F链接器的一端与高速接插件G1连接，EQDP-028-06.00-STR-STR-7-F链接器的另一端与高速接插件G2连接。采用上述桥接器件可以保证数据传输可达10G；能有效实现站点主控模块和站点数据处理模块分割后不影响数据传输速度。EQDP-028-06.00-STR-STR-7-F链接器是由samtec公司制造的型号：EQDP-028-06.00-STR-STR-7-F的链接器。

双路径系统，包括：平台层设备、站点层设备，

平台层设备包括互相光通信的平台数据中心、平台主控模块；

站点层设备包括所述双发万兆网中频信号处理机；

双发万兆网中频信号处理机中的光模块M1与平台主控模块进行数据传输连接；

双发万兆网中频信号处理机中的光模块M2与平台数据中心进行数据传输连接。

基于双路径信号处理系统的数据传输方法，

数据传输方法包括双发模式、单发模式；

在双发万兆网中频信号处理机的主控模块正常时，执行双发模式，双发模式为：

步骤A1、采用双发万兆网中频信号处理机的FMC子卡对中频模拟量信号进行转换为数字信号；

步骤A2、采用双发万兆网中频信号处理机的信号处理模块的光模块M1将数字信号发至平台主控模块，采用双发万兆网中频信号处理机的信号处理模块将数字信号发送给双发万兆网中频信号处理机的主控模块、再由双发万兆网中频信号处理机的主控模块通过光模块M2将数字信号发送给平台数据中心；

在双发万兆网中频信号处理机的主控模块处于故障或检修时，执行单发模式，单发模式为：

步骤B1、采用双发万兆网中频信号处理机的FMC子卡对中频模拟量信号进行转换为数字信号；

步骤B2、采用双发万兆网中频信号处理机的信号处理模块的光模块M1将数字信号发至平台主控模块。

优选的，当站点主控模块正常时，FPGA1与FPGA2之间的1路Aurora协议的x8lane工作时钟为156.25MHz；当站点主控模块异常时，FPGA1与FPGA2之间的1路Aurora协议的x8lane工作时钟为125MHz。

本发明的有益效果是：本发明将主控部分和信号处理部分隔离设置，避免高速信号之间的干扰，信号传输稳定，同时解决高频震动导致的容易受损的问题。采用了双FPGA协同处理信号处理模块，一个FPGA对万兆网光口、一个FPGA对主控，支持高速传输；组成了双发链路，实现了冗余设计；避免故障后无法工作的问题。

附图说明

图1为现有技术的系统结构图。

图2为信号处理模块的原理框图。

图3为主控模块的原理框图。

图4为双路径系统的原理框图。

图5为FPGA1和FPGA2交互数据的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1

如图2-图4所示，双发万兆网中频信号处理机，包括：

SMA接口、FMC子卡、信号处理模块、主控模块；其中，从部件上来说，SMA接口为中频信号接口，其设置在双发万兆网中频信号处理机的外壳上。FMC子卡为1个独立的PCB板，其与信号处理模块采用对应的接口连接即可。信号处理模块为另1个独立PCB板，主控模块为另1个独立PCB板；信号处理模块和主控模块这2个PCB板采用高速信号线连接即可。

如图2所示：信号处理模块具有1个高速接插件G1和1个光模块M1及对应的1个万兆网光口W1；

如图3所示：主控模块具有1个高速接插件G2和1个光模块M2及对应的万兆网光口W2；

如图4所示：高速接插件G1与高速接插件G2进行互传数据连接；

SMA接口，用于引入中频信号；

FMC子卡，用于对中频信号进行信号采集、并将模拟量的中频信号转为数字信号；

信号处理模块：用于对FMC子卡提供的数字信号进行高速信号处理算法处理后获得高速数字信号，并将高速数字信号分别通过万兆网光口W1向外部发送和通过高速接插件G1向主控模块发送；

主控模块，用于通过高速接插件G2获得信号处理模块发送的高速数字信号，并将高速数字信号进行存储处理和通过万兆网光口W2向外部发送。

本发明的设计原理是：

现有的中频信号处理机是将信号处理模块和主控模块设置在一个PCB板中，将中频信号处理机应用于车载环境和弹载等高频震动环境时，由于该PCB板的面积较大，特别容易造成PCB内部结构损坏。为了解决该问题，本发明按照部件进行划分，将主控功能的电路设置为一个PCB板的主控模块，将信号处理功能的电路设置为一个PCB板的信号处理模块；因此，将现有的一个PCB板划分为独立的2个功能PCB板，其中一个就是主控模块，另一个就是信号处理模块。

现有的中频信号处理机中，一般利用模数转换电路将外部模拟量信号进行数字化转换，然后利用1个FPGA对其数字信号进行处理，处理后的数字信号送人主控电路部分，由主控电路对外发出。因此，其仅具备1个进入一个送出的功能接口，其信号传输是单路径设计。在需要保障容错性高的时候，若一旦该中频信号处理机中的主控电路部分出现了损坏或故障，早回导致无法对外发送数据。为了解决该问题，本发明所设置的信号处理模块具有对外连接光模块M1及对应的1个万兆网光口W1；因此，对于本发明的信号处理模块，其同时向光模块M1和主控模块传输高速数据。这样即使在主控模块出现故障的情况下，信号处理模块也能通过光模块M1对外发送数据。从而提高本设备的容错性。

优选进一步的技术方案为：

信号处理模块包括：FGPA1、FPGA2、FPGA3；

FGPA1、FPGA2均各自外挂有DDR3；

FGPA1、FPGA2均具有JESD204B高速接口与FMC子卡连接；

FPGA1、FPGA2均具有1路SRIO协议的x4lane与高速接插件G1连接；

FPGA1、FPGA2均具有1路Aurora协议的x8lane与光模块M1连接；

FPGA1与FPGA2之间通过1路Aurora协议的x8lane进行片间互联；

主控模块包括：主控芯片；

主控芯片外挂有DDR3；

主控芯片具有2路SRIO协议的x4lane与高速接插件G2连接；

主控芯片具有1路XFI接口与光模块M2连接；

FPGA3，用于对FGPA1、FPGA2进行管理控制；

FPGA1，用于通过JESD204B高速接口接收FMC子卡的数字信号，对数字信号进行位宽调整和速率匹配的预处理，同时将预处理后的数据先送入挂载于FPGA1的第1组DDR3进行缓存，待缓存满后、再将预处理后的数据送入挂载于FPGA1的第2组DDR3进行缓存、同时对挂载于FPGA1的第1组DDR3进行数据读出；

FPGA1，用于对读出的数据、在FPGA1中做正确性校验，再通过FPGA1与FPGA2之间的Aurora协议的x8lane将读出的数据传输至FPGA2；

FPGA2，用于将FPGA1送入的数据先送入挂载于FPGA2的第1组DDR3进行缓存，待缓存满后，再将FPGA1送入的数据送入挂载于FPGA2的第2组DDR3进行缓存、同时对挂载于FPGA2的第1组DDR3进行数据读出；

FPGA2，用于对读出的数据、在FPGA2中进行正确性校验，再做2倍量抽取后、将读出的数据依次通过SRIO协议的x4lane、高速接插件G1、高速接插件G2发送至主控芯片；

FPGA2，用于对读出的数据送回FPGA1；

FPGA1，用于对FPGA2送回的数据做数据正确性验证、然后通过Aurora协议的x8lane发送给光模块M1；

主控芯片，用于通过SRIO协议的x4lane接收高速接插件G2的发送的数据后进行存储到挂载于主控芯片的DDR3中、并将挂载于主控芯片的DDR3中的数据通过XFI接口发送给光模块M2。

为了实现信号处理模块也能通过光模块M1对外发送数据，本发明采用了3个FPGA来实现，而传统的仅采用1个FPGA，因此无法支撑光模块的接入。其中，本发明做了2方面的改进，第一：从数量上，增加了FPGA的数量，第二：对三个FPGA的数据处理的过程进行限定；其中通过上述内容可以看出，本发明采用FGPA1对光模块M1进行数据传输支持，FGPA2对主控芯片进行数据传输支持；FPGA3的作用是对FGPA1、FGPA2进行管理；因此FGPA1、FGPA2不需负担额外的计算功能；也即，本发明提供了三个FPGA及其上述对应的控制关系，从而提供了一种既能通过光模块M1对外发送数据又能向主控模块发送数据的信号处理模块。

优选进一步的技术方案为：

Aurora协议的x8lane具有8个Aurora协议的线路接口，即， SRIO协议的x4lane是指：Aurora协议的8个线路接口；其中Aurora协议的流模式为无结尾的帧；Aurora协议编码方式为64b/66b；因此，基本上不存在其他开销。平均每发送4992个时钟周期中会插入最多8个时钟周期的时钟补偿数据。每个Aurora协议的线路接口的速率为5Gbps；实际有效带宽=5Gbps*8*（64/66）*（（4992-8）/4992）=38.7Gbps，满足有效带宽不小于32Gbps要求。

SRIO协议的x4lane具有4个SRIO协议的线路接口，即，SRIO协议的x4lane是指：SRIO协议的4个线路接口；每个SRIO协议的线路接口的速率为5Gbps。

优选进一步的技术方案为：

FGPA1的型号为XC7VX690T-2FFG1761I；

FPGA2的型号为XC7VX690T-2FFG1761I；

FPGA3 的型号为XC7Z045-2FFG900I。

由于FPGA1、FPGA2选择型号为XC7VX690T-2FFG1761I的器件；FPGA2选择型号为XC7Z045-2FFG900I的器件；FPGA1、FPGA2各自可以提供36个GTH口和850个I/O口，其中SRIO协议的x4lane、Aurora协议的x8lane均采用GTH口进行支持，上述器件可以满足本设计中对GTH口的要求，即满足在FPGA1上直接构建万兆网的光模块M1的接口设计、同时满足在FPGA1上直接构建至FPGA2的高速传输数据的接口设计，同时其逻辑资源完全满足用户要求。本发明的FPGA1、FPGA2选择上述型号的芯片后，FPGA1利用Aurora协议的x8lane形成至光模块M1的接口设计，FPGA1利用片间互连的Aurora协议的x8lane向FPGA2进行高速数字信号传输，同时利用SRIO协议的x4lane向主控芯片传输高速数字信号；上述接口都是由其芯片中的GTH接口提供。

同时，本发明采用上述FPGA1、FPGA2进行数据交互的设计，其中，FPGA1主要承担向万兆网光口传输数据和向FPGA2传输数据的作用，FPGA2主要承担向主控芯片传输数据的作用；其采用上述控制处理方式使得2这协同处理数据。因此其中，FPGA1、FPGA2之间的传输单线速度达到5Gbps；FPGA1和FPGA2之间的有效传输带宽：≥32Gbps；FPGA2通过向主控芯片的传输速度单线达到5.0Gbps，FPGA2向主控芯片的有效传输带宽达到10 Gbps；FPGA1对万兆网光口传输有效带宽：≥32Gbps。

另外，FPGA3对FPGA1和GPGA管理时，FPGA1/ FPGA 2采用Slave SelectMAP被动加载模式，FPGA3上电后自动加载FPGA1/ FPGA 2。

优选进一步的技术方案为：

主控芯片的型号为T4240NXE7PQB。

优选进一步的技术方案为：

光模块M1的型号为HTG8503；

光模块M2的型号为HTG8525。

优选进一步的技术方案为：

还包括桥接器件，信号高速接插件G1通过桥接器件与高速接插件G2进行互传数据连接。

优选进一步的技术方案为：

桥接器件为长度小于100mm的EQDP-028-06.00-STR-STR-7-F链接器；其中，EQDP-028-06.00-STR-STR-7-F链接器的一端与高速接插件G1连接，EQDP-028-06.00-STR-STR-7-F链接器的另一端与高速接插件G2连接。采用上述桥接器件可以保证数据传输可达10G；能有效实现站点主控模块和站点数据处理模块分割后不影响数据传输速度。EQDP-028-06.00-STR-STR-7-F链接器是由samtec公司制造的型号：EQDP-028-06.00-STR-STR-7-F的链接器。

实施例2

如图4所示，双路径系统，包括：平台层设备、站点层设备，

平台层设备包括互相光通信的平台数据中心、平台主控模块；

站点层设备包括所述双发万兆网中频信号处理机；

双发万兆网中频信号处理机中的光模块M1与平台主控模块进行数据传输连接；

双发万兆网中频信号处理机中的光模块M2与平台数据中心进行数据传输连接。

实施例3

如图4、图5所示，基于双路径信号处理系统的数据传输方法，

数据传输方法包括双发模式、单发模式；

在双发万兆网中频信号处理机的主控模块正常时，执行双发模式，双发模式为：

步骤A1、采用双发万兆网中频信号处理机的FMC子卡对中频模拟量信号进行转换为数字信号；

步骤A2、采用双发万兆网中频信号处理机的信号处理模块的光模块M1将数字信号发至平台主控模块，采用双发万兆网中频信号处理机的信号处理模块将数字信号发送给双发万兆网中频信号处理机的主控模块、再由双发万兆网中频信号处理机的主控模块通过光模块M2将数字信号发送给平台数据中心；

在双发万兆网中频信号处理机的主控模块处于故障或检修时，执行单发模式，单发模式为：

步骤B1、采用双发万兆网中频信号处理机的FMC子卡对中频模拟量信号进行转换为数字信号；

步骤B2、采用双发万兆网中频信号处理机的信号处理模块的光模块M1将数字信号发至平台主控模块。

优选的，当站点主控模块正常时，FPGA1与FPGA2之间的1路Aurora协议的x8lane工作时钟为156.25MHz；当站点主控模块异常时，FPGA1与FPGA2之间的1路Aurora协议的x8lane工作时钟为125MHz。

优选具体的，参见附图5：

步骤A1、采用双发万兆网中频信号处理机的FMC子卡对中频模拟量信号进行转换为数字信号；

步骤A2具体为：

步骤A21（参见Step1）：在FMC子卡向信号处理模块传输数字信号后，FPGA1读取FMC子卡的数字信号，

步骤A22（参见Step2）：FPGA1将数字信号做位宽和速率匹配调整后送入挂载于FPGA1的第1组DDR3缓存；

步骤A23（参见Step3）：挂载于FPGA1的第1组DDR3缓存满后，将写数据切换到挂载于FPGA1的第2组DDR3执行缓存，同时读出挂载于FPGA1的第1组DDR3，两组DDR3形成双缓冲；

步骤A24（参见Step4）：FPGA1将数据读出后，做数据正确性校验，同时通过FPGA1与FPGA2之间的数据传输通道传输至FPGA2；

步骤A25：FPGA2收到的数据后同时转步骤A25M1、步骤A25N1，

步骤A25M1（参见Step5）：FPGA2将收到的数据送入挂载于FPGA2的第1组DDR3缓存，再转步骤A25M2，

步骤A25M2（参见Step6）：挂载于FPGA2的第1组DDR3缓存满后，将写数据切换到挂载于FPGA2的第2组DDR3执行缓存，同时读出挂载于FPGA2的第1组DDR3，两组DDR3形成双缓冲，再转步骤A25M3；

步骤A25M3（参见Step7）：FPGA2将数据读出后，做数据正确性校验，做2倍抽取后再将数据传递给主控模块中的主控芯片，再转步骤A25M4；

步骤A25M4：主控芯片通过至光模块M2及万兆网光口W2发送给平台数据中心；

步骤A25N1（参见Step8）：FPGA2将收到的数据送回FPGA1，在FPGA1中做数据正确性验证，再转步骤A25N2；

步骤A25N2（参见Step9）：FPGA1通过光模块M1及万兆网光口W1发送给平台主控模块，平台主控模块将数据处理后发送给平台数据中心。

优选的，

步骤B1具体为：

采用双发万兆网中频信号处理机的FMC子卡对中频模拟量信号进行转换为数字信号；

步骤B21（参见Step1）：在FMC子卡向信号处理模块传输数字信号后，FPGA1读取FMC子卡的数字信号，

步骤B22（参见Step2）：FPGA1将数字信号做位宽和速率匹配调整后送入挂载于FPGA1的第1组DDR3缓存；

步骤B23（参见Step3）：挂载于FPGA1的第1组DDR3缓存满后，将写数据切换到挂载于FPGA1的第2组DDR3执行缓存，同时读出挂载于FPGA1的第1组DDR3，两组DDR3形成双缓冲；

步骤B24（参见Step4）：FPGA1将数据读出后，做数据正确性校验，同时通过FPGA1与FPGA2之间的数据传输通道传输至FPGA2；

步骤B25：FPGA2收到的数据后，转步骤B25N1，

步骤B25N1（参见Step8）：FPGA2将收到的数据送回FPGA1，在FPGA1中做数据正确性验证，再转步骤A25N2；

步骤B25N2（参见Step9）：FPGA1通过光模块M1及万兆网光口W1发送给平台主控模块，平台主控模块将数据处理后发送给平台数据中心。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.双发万兆网中频信号处理机，其特征在于，包括：

SMA接口、FMC子卡、信号处理模块、主控模块；

信号处理模块具有1个高速接插件G1和1个光模块M1及对应的1个万兆网光口W1；

主控模块具有1个高速接插件G2和1个光模块M2及对应的万兆网光口W2；

高速接插件G1与高速接插件G2进行互传数据连接；SMA接口连接于FMC子卡；

SMA接口，用于引入中频信号至FMC子卡；

FMC子卡，用于对引入的中频信号进行信号采集、并将模拟量的中频信号转为数字信号；

信号处理模块，用于对FMC子卡提供的数字信号进行高速信号处理算法处理后获得高速数字信号，并将高速数字信号分别通过万兆网光口W1向外部发送和通过高速接插件G1向主控模块发送；

主控模块，用于通过高速接插件G2获得信号处理模块发送的高速数字信号，并将高速数字信号进行存储处理和通过万兆网光口W2向外部发送。

2.根据权利要求1所述的双发万兆网中频信号处理机，其特征在于，

信号处理模块包括：FGPA1、FPGA2、FPGA3；

FGPA1、FPGA2均各自外挂有DDR3；

FGPA1、FPGA2均具有JESD204B高速接口与FMC子卡连接；

FPGA1、FPGA2均具有1路SRIO协议的x4lane与高速接插件G1连接；

FPGA1、FPGA2均具有1路Aurora协议的x8lane与光模块M1连接；

FPGA1与FPGA2之间通过1路Aurora协议的x8lane进行片间互联；

主控模块包括：主控芯片；

主控芯片外挂有DDR3；

主控芯片具有2路SRIO协议的x4lane与高速接插件G2连接；

主控芯片具有1路XFI接口与光模块M2连接；

FPGA3，用于对FGPA1、FPGA2进行管理控制；

FPGA1，用于通过JESD204B高速接口接收FMC子卡的数字信号，对数字信号进行位宽调整和速率匹配的预处理，同时将预处理后的数据先送入挂载于FPGA1的第1组DDR3进行缓存，待缓存满后、再将预处理后的数据送入挂载于FPGA1的第2组DDR3进行缓存、同时对挂载于FPGA1的第1组DDR3进行数据读出；

FPGA1，用于对读出的数据、在FPGA1中做正确性校验，再通过FPGA1与FPGA2之间的Aurora协议的x8lane将读出的数据传输至FPGA2；

FPGA2，用于将FPGA1送入的数据先送入挂载于FPGA2的第1组DDR3进行缓存，待缓存满后，再将FPGA1送入的数据送入挂载于FPGA2的第2组DDR3进行缓存、同时对挂载于FPGA2的第1组DDR3进行数据读出；

FPGA2，用于对读出的数据、在FPGA2中进行正确性校验，再做2倍量抽取后、将读出的数据依次通过SRIO协议的x4lane、高速接插件G1、高速接插件G2发送至主控芯片；

FPGA2，用于对读出的数据送回FPGA1；

FPGA1，用于对FPGA2送回的数据做数据正确性验证、然后通过Aurora协议的x8lane发送给光模块M1；

主控芯片，用于通过SRIO协议的x4lane接收高速接插件G2的发送的数据后进行存储到挂载于主控芯片的DDR3中、并将挂载于主控芯片的DDR3中的数据通过XFI接口发送给光模块M2。

3.根据权利要求2所述的双发万兆网中频信号处理机，其特征在于，

Aurora协议的x8lane具有8个Aurora协议的线路接口；其中Aurora协议的流模式为无结尾的帧；Aurora协议编码方式为64b/66b；每个Aurora协议的线路接口的速率为5Gbps；

SRIO协议的x4lane具有4个SRIO协议的线路接口，每个SRIO协议的线路接口的速率为5Gbps。

4.根据权利要求2所述的双发万兆网中频信号处理机，其特征在于，

FGPA1的型号为XC7VX690T-2FFG1761I；

FPGA2的型号为XC7VX690T-2FFG1761I；

FPGA3 的型号为XC7Z045-2FFG900I。

5.根据权利要求2所述的双发万兆网中频信号处理机，其特征在于，

主控芯片的型号为T4240NXE7PQB。

6.根据权利要求1-5中任意一项所述的双发万兆网中频信号处理机，其特征在于，

光模块M1的型号为HTG8503；

光模块M2的型号为HTG8525。

7.根据权利要求1-5中任意一项所述的双发万兆网中频信号处理机，其特征在于，

还包括桥接器件，信号高速接插件G1通过桥接器件与高速接插件G2进行互传数据连接。

8.根据权利要求7所述的双发万兆网中频信号处理机，其特征在于，

桥接器件为长度小于100mm的EQDP-028-06.00-STR-STR-7-F链接器；其中，EQDP-028-06.00-STR-STR-7-F链接器的一端与高速接插件G1连接，EQDP-028-06.00-STR-STR-7-F链接器的另一端与高速接插件G2连接。

9.双路径系统，其特征在于：包括：平台层设备、站点层设备，

平台层设备包括互相光通信的平台数据中心、平台主控模块；

站点层设备包括权利要求1-8中任意一项所述双发万兆网中频信号处理机；

双发万兆网中频信号处理机中的光模块M1与平台主控模块进行数据传输连接；

双发万兆网中频信号处理机中的光模块M2与平台数据中心进行数据传输连接。

10.基于权利要求9所述的双路径系统的数据传输方法，其特征在于：

数据处理传输方法包括双发模式、单发模式；

在双发万兆网中频信号处理机的主控模块正常时，执行双发模式，双发模式为：

步骤A1、采用双发万兆网中频信号处理机的FMC子卡对中频模拟量信号进行转换为数字信号；

步骤A2、采用双发万兆网中频信号处理机的信号处理模块的光模块M1将数字信号发至平台主控模块，采用双发万兆网中频信号处理机的信号处理模块将数字信号发送给双发万兆网中频信号处理机的主控模块、再由双发万兆网中频信号处理机的主控模块通过光模块M2将数字信号发送给平台数据中心；

在双发万兆网中频信号处理机的主控模块处于故障或检修时，执行单发模式，单发模式为：

步骤B1、采用双发万兆网中频信号处理机的FMC子卡对中频模拟量信号进行转换为数字信号；

步骤B2、采用双发万兆网中频信号处理机的信号处理模块的光模块M1将数字信号发至平台主控模块。

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