CN112424753A - 多核系统 - Google Patents

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Abstract

本发明具有：多个处理器(11a～11c)，它们执行相互不同的处理；多路复用器(12‑X)，其选择所述多个处理器中的任意处理器；检查处理器(16)；比较器(14‑X)，其对由所述多路复用器选择出的处理器的外部状态与所述检查处理器的外部状态进行比较，或者对由所述多路复用器选择出的处理器的内部状态与所述检查处理器的内部状态进行比较；以及控制器(21)，其在根据所述比较器的比较结果而所述外部状态或内部状态不一致的情况下，判定为所选择的处理器或所述检查处理器异常。

Description

多核系统
技术领域
本发明涉及支持功能安全的自检方式的多核系统。
背景技术
面向车载等要求高可靠性的微型计算机的CPU核一般采用双核锁步(Dual CoreLockstep)方式。图8是现有的双核锁步的电路结构图。双核锁步具有实际执行处理的主核30和检查用的检查核40。
延迟电路31、32使主核30的地址总线、命令总线、写入数据总线延迟例如3个周期，比较器34、35将来自延迟电路31、32的地址总线、命令总线、写入数据总线与来自检查用的检查核40的地址总线、命令总线、写入数据总线进行比较。然后，在比较结果不一致的情况下，判定为异常。
此外，在专利文献1中，作为检查工作中的多个CPU的方式，记载了多核微处理。该方式以轮询(Round Robin)的方式选择检查对象核，在将检查对象核内的上下文移动到其他CPU之后，通过专用自诊断程序以自检方式对检查对象核进行检查。
现有技术文献
专利文献1：日本特开2005-129053号公报
发明内容
发明要解决的课题
但是，在采用除了图8所示的主核30以外还内置有多个专用核(DSP)的微型计算机的情况下，当按照每个专用核采用双核锁步以检查工作中的专用核时，硬件量增大。此外，耗电也增加。
此外，在专利文献1中，必须将检查对象核从实际工作中切断。因此，未能使核连续工作。
本发明的课题在于提供一种多核系统，该多核系统抑制硬件和耗电，并能够使核的实际工作在不停止的情况下连续工作。
用于解决课题的手段
为了解决上述课题，本发明的多核系统具有：多个处理器，它们执行相互不同的处理；选择部，其选择所述多个处理器中的任意处理器；将由所述选择部选择出的处理器的内部状态/内部数据/流水线状态复制到检查处理器中的单元；比较器，其对所述检查处理器的外部状态与由所述选择部选择出的处理器的外部状态进行比较，或者对所述检查处理器的内部状态与由所述选择部选择出的处理器的内部状态进行比较；以及控制部，其在根据所述比较器的比较结果而所述外部状态或所述内部状态不一致的情况下，判定为所选择的处理器或所述检查处理器异常。
发明效果
根据本发明，使用一个检查处理器，当选择部选择了多个处理器中的任意处理器时，将内部状态/内部数据/流水线状态从所述多个处理器中的一个处理器复制到检查处理器中，比较器对由选择部选择出的处理器的外部状态与检查处理器的外部状态进行比较，或者对由选择部选择出的处理器的内部状态与检查处理器的内部状态进行比较。在根据比较器的比较结果，外部状态或内部状态不一致的情况下，控制部判定为所选择的处理器或检查处理器异常。
即，检查处理器为1个即可，因此，能够抑制硬件和耗电，并能够使处理器的实际工作在不停止的情况下连续工作。
附图说明
图1是实施例1的多核系统的电路结构图。
图2是示出实施例1的多核系统的基于轮询的各处理器与检查处理器的比较处理的时序图。
图3是示出进行实施例1的多核系统的各处理器与检查处理器的地址总线的比较和命令总线的比较并判定异常的控制部的图。
图4是示出进行实施例1的多核系统的各处理器与检查处理器的写入数据总线的比较并判定异常的控制部的图。
图5是示出实施例1的多核系统的各处理器与检查处理器的读取数据总线的连线的图。
图6是示出进行实施例1的多核系统的各处理器与检查处理器的事件输入的连线和各处理器与检查处理器的事件输出的比较并判定异常的控制部的图。
图7是示出将实施例1的多核系统的各处理器的内部状态/内部数据/流水线状态复制到检查处理器中的路径的图。
图8是现有的双核锁步方式的电路结构图。
具体实施方式
以下，参考附图说明本发明的多核系统的实施例。
(实施例1)
图1是实施例1的多核系统的支持功能安全的自检方式的简化的整体电路结构图。图1所示的实施例1的支持功能安全的自检方式的多核系统具有第1处理器11a、第2处理器11b、第3处理器11c、多路复用器12-X(X表示1或2或3或4。以下省略)、延迟电路13-X、比较器14-X、多路复用器15、检查处理器16、延迟电路17、18及控制器21。
在图1中，作为多个处理器仅仅图示了3个，但是，也有时作为多个处理器具有n个(n≥4)。与此相对，检查处理器仅为1个。
第1处理器11a、第2处理器11b、第3处理器11c的各个处理器由CPU核构成，执行相互不同的处理。
多路复用器12-X对应于本发明的选择部，根据来自控制器21的选择信号，以时分的方式轮流(Round)地选择多个处理器中的各处理器。另外，多路复用器12-X也可以根据来自控制器21的选择信号，选择多个处理器11a～11c中的任意处理器。例如，也可以如处理器11a、处理器11c、处理器11a、处理器11b那样任意地选择而不以轮询的方式选择多个处理器。
延迟电路13-X对应于本发明的第1延迟电路，使来自由多路复用器12-X选择出的处理器的内容延迟规定的延迟时间而输出至比较器14-X。
比较器14-X对应于本发明的比较器，对由延迟电路13-X延迟并且由多路复用器12-X选择出的处理器的外部状态(例如虽然未限定，但是为图3所示的地址总线、命令总线上的信号值、图4所示的写入数据总线上的信号值、图6所示的事件输出信号值等)与检查处理器16的外部状态进行比较，或者对所选择的处理器的内部状态与检查处理器16的内部状态进行比较。
控制器21对应于本发明的控制部，在根据比较器14-X的比较结果而外部状态或内部状态不一致的情况下，控制器21判定为所选择的处理器或检查处理器16异常，在仅外部状态一致的情况或仅内部状态一致的情况或外部状态及内部状态一致的情况下，控制器21判定为所选择的处理器和检查处理器16正常。
控制器21将用于选择处理器的选择信号输出至多路复用器12-X，并且将复制进行自检的处理器的内部状态/内部数据/流水线状态的控制信号输出至多路复用器15。
多路复用器15在开始由多路复用器12-X选择出的处理器与检查处理器16的比较时，选择由多路复用器12-X选择出的处理器。
控制器21对应于本发明的复制控制部，在开始由多路复用器12-X选择出的处理器与检查处理器16的比较时，经由多路复用器15而使检查处理器16复制由多路复用器12-X选择出的处理器的内部状态(例如，状态机的状态、内部寄存器值、流水线状态)。
延迟电路18对应于本发明的第2延迟电路，使由多路复用器15选择出的处理器的内部状态/内部数据/流水线状态延迟规定的延迟时间而输出至检查处理器16。
接着，参照图2所示的时序图、图3～图8来详细地说明实施例1的多核系统的工作。
首先，各个处理器11a～11c正在独立地执行不同的处理。在时刻t1，多路复用器12-X根据来自控制器21的选择信号，选择第1处理器11a。第1处理器11a的外部状态或内部状态经由多路复用器12-X并经由延迟电路13-X而发送至比较器14-X。
此外，如图7所示，由多路复用器15选择第1处理器11a，第1处理器11a的内部状态/内部数据/流水线状态经由多路复用器15而由延迟电路18延迟，并复制到检查处理器16中。
比较器14-X对来自延迟电路13-X的第1处理器11a的外部状态与来自检查处理器16的外部状态进行比较，或者对第1处理器11a的内部状态与来自检查处理器16的内部状态进行比较。
在根据比较器14-X的比较结果而外部状态或内部状态不一致的情况下，控制器21判定为所选择的处理器或检查处理器16异常，在仅外部状态一致的情况或仅内部状态一致的情况或外部状态及内部状态一致的情况下，控制器21判定为所选择的处理器和检查处理器16正常。
接着，在时刻t2，多路复用器12-X根据来自控制器21的选择信号，选择第2处理器11b。第2处理器11b的外部状态或内部状态经由多路复用器12-X和延迟电路13-X而发送至比较器14-X。
此外，如图7所示，由多路复用器15选择第2处理器11b，第2处理器11b的内部状态/内部数据/流水线状态经由多路复用器15而由延迟电路18延迟，并复制到检查处理器16中。
比较器14-X对来自延迟电路13-X的第2处理器11b的外部状态与来自检查处理器16的外部状态进行比较，或者对第2处理器11b的内部状态与来自检查处理器16的内部状态进行比较。
在根据比较器14-X的比较结果而外部状态或内部状态不一致的情况下，控制器21判定为所选择的处理器或检查处理器16异常，在仅外部状态一致的情况或仅内部状态一致的情况或外部状态及内部状态一致的情况下，控制器21判定为所选择的处理器和检查处理器16正常。
同样，在时刻t3，多路复用器12-X根据来自控制器21的选择信号选择第3处理器11c，进行与第1处理器11a与检查处理器16的比较判定处理、第2处理器11b与检查处理器16的比较判定处理相同的比较判定处理。然后，在全部处理器的比较判定处理已结束的情况下，返回第1处理器11a与检查处理器16的比较判定处理，反复进行比较判定处理。
接着，对多个处理器11a～11c与检查处理器16的具体比较判定对象(外部状态或内部状态)进行说明。作为一例，参照图3～图6详细地说明地址总线、命令总线、写入数据总线、事件输出的比较。
另外，仅对通过控制器21的信号由多路复用器12-X选择第1处理器11a的情况进行说明。针对选择出其他处理器的情况，也进行与选择出第1处理器11a的情况相同的处理。
首先，如图3所示，第1处理器11a的地址总线、命令总线经由多路复用器12-1并经由延迟电路13-1而发送至比较器14-1。
另一方面，检查处理器16将地址总线、命令总线输出至比较器14-1。比较器14对第1处理器11a的地址总线、命令总线与检查处理器16的地址总线的输出进行比较，在地址总线、命令总线不一致的情况下，向控制器21输出异常信号。控制器21通过来自比较器14-1的异常信号判定为异常。
接着，如图4所示，第1处理器11a的写入数据总线的内容经由多路复用器12-2并经由延迟电路13-2而发送至比较器14-2。
另一方面，检查处理器16将写入数据总线的内容输出至比较器14-2。比较器14-2对第1处理器11a的写入数据总线的内容与检查处理器16的写入数据总线的内容进行比较，在写入数据总线的内容不一致的情况下，向控制器21输出异常信号。控制器21通过来自比较器14的异常信号判定为异常。
图5示出各处理器的读取用数据总线与选择该读取用数据总线的多路复用器12-3、延迟电路13-3与检查处理器16的读取数据总线的连线。
图6示出针对事件输入的输出的异常检测。首先，事件输入被输入至各处理器11a～11c。此外，事件输入由延迟电路17延迟并发送至检查处理器16。
接着，第1处理器11a的事件输出由多路复用器12-4选择，并经由延迟电路13-4而发送至比较器14-4。检查处理器16将事件输出输出至比较器14-4。
比较器14-4对第1处理器11a的事件输出与检查处理器16的事件输出进行比较，在事件输出不一致的情况下，向控制器21输出异常信号。控制器21通过来自比较器14的异常信号判定为异常。
这样，根据实施例1的多核系统，使用一个检查处理器16，当多路复用器12-X选择了多个处理器11a～11c中的任意处理器时，比较器14-X对由多路复用器12-X选择出的处理器的外部状态与检查处理器16的外部状态进行比较，或者对由多路复用器12-X选择出的处理器的内部状态与检查处理器16的内部状态进行比较。在根据比较器14-X的比较结果而外部状态或内部状态不一致的情况下，控制器21判定为所选择的处理器或检查处理器异常。
即，检查处理器16为1个即可，因此，能够抑制硬件和耗电，并能够使处理器的实际工作在不停止的情况下连续工作。
此外，在根据各处理器11a～11c的性能而采用例如要求更高的可靠性的处理器的情况下，比较器14-X将由多路复用器12-X选择出的处理器与检查处理器16的比较频度设定得更多。由此，能够由要求更高的可靠性的处理器频繁地检查。
此外，能够利用延迟电路13-X、17、18使处理器11a～11c的实际工作和工作定时错开，能够防止由于电源噪声引起的错误判定。
产业上的可利用性
本发明能够应用于面向车载等要求高可靠性的微型计算机等。
标号说明
11a：第1处理器；
11b：第2处理器；
11c：第3处理器；
12-X、12-1、12-2、12-3、12-4、15：多路复用器；
13-X、13-1、13-2、13-3、17、18、31、32、33、36：延迟电路；
14-X、14-1、14-2、14-3、14-4、34、35：比较器；
16：检查处理器；
30：主核；
40：检查核。

Claims (6)

1.一种多核系统，其具有：
多个处理器，它们执行相互不同的处理；
选择部，其选择所述多个处理器中的任意处理器；
检查处理器；
比较器，其对由所述选择部选择出的处理器的外部状态与所述检查处理器的外部状态进行比较，或者对由所述选择部选择出的处理器的内部状态与所述检查处理器的内部状态进行比较；以及
控制部，其在根据所述比较器的比较结果而所述外部状态或内部状态不一致的情况下，判定为所选择的处理器或所述检查处理器异常。
2.根据权利要求1所述的多核系统，其中，
所述多核系统具有复制控制部，所述复制控制部在开始由所述选择部选择出的处理器与所述检查处理器的外部状态或内部状态的比较时，使所述检查处理器复制由所述选择部选择出的处理器的内部状态。
3.根据权利要求1或2所述的多核系统，其中，
所述选择部以时分的方式轮流地选择所述多个处理器中的各处理器。
4.根据权利要求1所述的多核系统，其中，
所述比较器根据各处理器被要求的可靠水平，在被要求的可靠水平更高的情况下，将由所述选择部选择出的处理器与所述检查处理器的比较频度设定得更多。
5.根据权利要求1所述的多核系统，其中，
该多核系统具有：
第1延迟电路，其使来自由所述选择部选择出的处理器的外部状态或内部状态延迟规定的延迟时间而输出至所述比较器；
第2延迟电路，其在开始由所述选择部选择出的处理器与所述检查处理器的比较时，使由所述选择部选择出的处理器的内部状态延迟所述规定的延迟时间而输出至所述检查处理器；以及
第3延迟电路，其使事件输入延迟所述规定的延迟时间而输出至所述检查处理器。
6.根据权利要求1～5中的任意一项所述的多核系统，其中，
所述多个处理器和所述检查处理器由同一硬件构成。
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