CN112416047B - 一种高电源抑制比和高抗干扰能力的基准电路 - Google Patents

Abstract

本发明公开了一种高电源抑制比和高抗干扰能力的基准电路，包括：偏置电路、预处理电路、基准核心电路、运算放大器和输出级；其中，偏置电路产生偏置电压，用于预处理电路和运算放大器；预处理电路产生初级的不受输入电压影响的稳定电压，将稳定电压输出给基准核心电路和运算放大器；基准核心电路产生零温电压，将零温电压输出给输出级和运算放大器；运算放大器电路使得三极管集电极电压相等，使得基准核心电路正常工作；输出级通过电阻分压，产生不同的基准电压。本发明通过采用偏置电路，进行合理的结构设计，同时引入预处理电路，产生受电源电压影响较小的初级电压，提高低频和高频下的电源抑制比。在敏感节点加入滤波电路，提高抗干扰能力。

Description

一种高电源抑制比和高抗干扰能力的基准电路

技术领域

本发明属于带隙基准电路技术领域，尤其涉及一种高电源抑制比和高抗干扰能力的基准电路。

背景技术

带隙基准是模拟电路和模数混合电路中的重要模块，经常应用于开关电源芯片和模数转换器芯片。由于在开关电源和模数转换器中会产生各种干扰，耦合到电源电压中，造成基准电压产生偏差，从而影响电路的性能，甚至产生功能失效。

现有的带隙基准电路大多采用共源共栅电流镜以及共源共栅运放，这两种方法可以提高高频下的电源抑制比，但是结构复杂，功耗较高，同时无法改善低频下的电源抑制比，抗干扰能力较低。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提供了一种高电源抑制比和高抗干扰能力的基准电路，通过采用偏置电路，进行合理的结构设计，同时引入预处理电路，产生受电源电压影响较小的初级电压，提高低频和高频下的电源抑制比。在敏感节点加入滤波电路，提高抗干扰能力。

本发明目的通过以下技术方案予以实现：一种高电源抑制比和高抗干扰能力的基准电路，包括：偏置电路、预处理电路、基准核心电路、运算放大器和输出级；其中，所述偏置电路产生偏置电压，用于预处理电路和运算放大器，保证其正常工作；所述预处理电路产生初级的不受输入电压影响的稳定电压，将稳定电压输出给基准核心电路和运算放大器；所述基准核心电路产生零温电压，将零温电压输出给输出级和运算放大器；所述运算放大器电路使得三极管集电极电压相等，使得基准核心电路正常工作；所述输出级通过电阻分压，产生不同的基准电压。

上述高电源抑制比和高抗干扰能力的基准电路中，所述偏置电路包括 NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M6、NMOS管M7、 NMOS管M8、PMOS管M4、PMOS管M5、电阻R1和电阻R2；其中，电阻R1一端连接电源，电阻R1另一端连接NMOS管M1的漏极，NMOS管 M1的漏极和栅极相连接，NMOS管M1的源极连接NMOS管M2的漏极， NMOS管M2的漏极和栅极相连接，NMOS管M2的源极接地；PMOS管M4 的源极、PMOS管M5的源极接电源，PMOS管M4的漏极和栅极相连并连接 NMOS管M3的漏极，NMOS管M3的栅极和NMOS管M1的栅极连接，NMOS 管M3的源极和电阻R2的一端连接，电阻R2的另一端接地，PMOS管M5 的漏极连接NMOS管M6的漏极，NMOS管M6的漏极和栅极连接，NMOS 管M6的源极和NMOS管M7的漏极连接，NMOS管M7的漏极和栅极以及NMOS管M8的栅极连接，NMOS管M7的源极和NMOS管M8的漏极连接， NMOS管M8的源极接地。

上述高电源抑制比和高抗干扰能力的基准电路中，所述预处理电路包括PMOS管M9、NMOS管M10、电阻R21、电阻R3、电阻R4和电阻R17；其中，PMOS管M9的源极接电源，PMOS管M9的漏极和栅极连接并和电阻 R17的一端连接，电阻R17的另一端连接NMOS管M10的漏极，NMOS管 M10的栅极和NMOS管M6的栅极连接，NMOS管M10的源极和电阻R21 的一端连接，电阻R21、电阻R3、电阻R4串联，电阻R4的另一端接地，NMOS 管M10的源极作为预处理的输出。

上述高电源抑制比和高抗干扰能力的基准电路中，所述基准核心电路包括电阻R5、电阻R6、电阻R7、电阻R8、电阻R9、三极管Q1和三极管Q2；其中，电阻R5的一端、电阻R6的一端连接NMOS管M10的源极，电阻R5 的另一端连接三极管Q1的集电极，电阻R6的另一端连接三极管Q2的集电极，三极管Q1的基极连接电阻R7的一端并和电阻R3、R4的公共端相连接，三极管Q2的基极连接电阻R7的另一端，三极管Q1的发射极和电阻R8的一端连接，三极管Q2的发射极和电阻R8的另 一端连接，电阻R9的一端连接三极管 Q1的发射极，电阻R9的另一端接地。

上述高电源抑制比和高抗干扰能力的基准电路中，所述运算放大器电路包括PMOS管M11、PMOS管M12、PMOS管M13、PMOS管M19、PMOS 管M20、NMOS管M14、NMOS管M15、NMOS管M16、NMOS管M17、 NMOS管M18、NMOS管M21、电阻R10、电阻R11、电容C1、电容C2、电容C5、电容C6和电容C7；其中，PMOS管M11的源极接电源，PMOS 管M11 的栅极连接PMOS管M5的栅极，PMOS管M11 的漏极和PMOS管M12、 PMOS管M13的源极连接，PMOS管M12的栅极连接三极管Q2的集电极， PMOS管M13的栅极连接三极管Q1的集电极，PMOS管M12的漏极连接 NMOS管M14漏极，NMOS管M14漏极和栅极相连，NMOS管M14源极接地，PMOS管M13的漏极连接NMOS管M15漏极，NMOS管M15栅极连接 NMOS管M14的栅极，NMOS管M15源极接地，电容C1的一端连接PMOS 管M12的栅极，电容C1的另一端接地，电容C2的一端连接PMOS管M13 的栅极，电容C2的另一端接地，电阻R10的一端和R11的一端均连接NMOS 管M10的源极，电阻R10的另一端接电容C6的一端，电容C6的另一端分别和NMOS管M15漏极、NMOS管M16栅极连接，电阻R11的另一端分别和 NMOS管M16的漏极、NMOS管M17的漏极连接，NMOS管M16的源极接地，NMOS管M17的漏极和栅极与NMOS管M18的栅极连接，NMOS管M18 的源极接地，NMOS管M18的漏极和NMOS端M21的源极连接，NMOS端 M21的栅极和NMOS端M10的栅极连接，电容C5的一端接电源，电容C5 的另一端分别和NMOS端M21的漏极、PMOS管M19的栅极、PMOS管M19 的漏极以及PMOS管M20的栅极连接，PMOS管M19的源极和PMOS管M20 的源极接电源，PMOS管M20的漏极和NMOS管M10的源极以及电容C7的一端连接，作为基准的输出端，电容C7的另一端接地。

上述高电源抑制比和高抗干扰能力的基准电路中，所述输出级包括电阻 R12、电阻R13、电阻R14、电阻R15、电阻R16、电容C3和电容C4；其中，电阻R12、电阻R13和电阻R14串联，电阻R12的一端连接PMOS管M20 的漏极，电阻R15的一端和电阻R12、电阻R13的公共端连接，电阻R15的另一端和电容C3的一端连接，作为基准电压VREF1，电容C3的另一端接地，电阻R16的一端和电阻R13、电阻R14的公共端连接，电阻R16的另一端和电容C4的一端连接，作为基准电压VREF2，电容C4的另一端接地。

本发明与现有技术相比具有如下有益效果：

(1)与传统的带隙基准电路相比，本发明通过合理设计偏置电路的结构，提高了其电源抑制比。采用预处理电路，产生稳定的电压，不仅提高了高频下的电源抑制比，还提高了低频下的电源抑制比。

(2)本发明在电路中的敏感节点均增加电阻电容进行滤波，提高了抗干扰能力，应用更加广泛。

(3)本发明考虑三极管积极电流对基准电压精度的影响，增加基极电阻，抵消基极电流的影响，提高了电压精度。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是本发明实施例提供的高电源抑制比和高抗干扰能力的基准电路的系统框图；

图2是本发明实施例提供的高电源抑制比和高抗干扰能力的基准电路的电路原理图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

图1是本发明实施例提供的高电源抑制比和高抗干扰能力的基准电路的系统框图。如图1所示，该高电源抑制比和高抗干扰能力的基准电路包括：偏置电路、预处理电路、基准核心电路、运算放大器和输出级；其中，所述偏置电路产生偏置电压，用于预处理电路和运算放大器，保证其正常工作；所述预处理电路产生初级的不受输入电压影响的稳定电压，将稳定电压输出给基准核心电路和运算放大器；所述基准核心电路产生零温电压，将零温电压输出给输出级和运算放大器；所述运算放大器电路使得三极管集电极电压相等，使得基准核心电路正常工作；所述输出级通过电阻分压，产生不同的基准电压。

偏置电路产生受电源电压影响较小的电压，通过设计不同的交流阻抗实现，用于给其预处理电路和运算放大器电路提供偏置电压。预处理电路采用偏置电路产生的输出作为输入，产生稳定的受电源电压影响较小的初级电压，给基准核心电路和运算放大器电路供电。基准核心电路产生正温度系数电压和负温度系数电压，叠加后产生零温度系数电压，为了减小基极电流的影响，在三极管的基极增加电阻，采用预处理电路产生的电压，提高了电源抑制比。运算放大器电路采用基准核心电路中NPN管的集电极电压作为输入电压，其输出电压反馈到基准核心电路，保证基准电压稳定。输出级将产生的基准电压经过电阻分压，产生不同的基准电压值。

图2是本发明实施例提供的高电源抑制比和高抗干扰能力的基准电路的电路原理图。如图2所示，该偏置电路包括NMOS管M1、NMOS管M2、NMOS 管M3、NMOS管M6、NMOS管M7、NMOS管M8、PMOS管M4、PMOS 管M5、电阻R1和电阻R2；其中，电阻R1一端连接电源，电阻R1另一端连接NMOS管M1的漏极，NMOS管M1的漏极和栅极相连接，NMOS管M1 的源极连接NMOS管M2的漏极，NMOS管M2的漏极和栅极相连接，NMOS 管M2的源极接地；PMOS管M4的源极、PMOS管M5的源极接电源，PMOS 管M4的漏极和栅极相连并连接NMOS管M3的漏极，NMOS管M3的栅极和 NMOS管M1的栅极连接，NMOS管M3的源极和电阻R2的一端连接，电阻 R2的另一端接地，PMOS管M5的漏极连接NMOS管M6的漏极，NMOS管 M6的漏极和栅极连接，NMOS管M6的源极和NMOS管M7的漏极连接， NMOS管M7的漏极和栅极以及NMOS管M8的栅极连接，NMOS管M7的源极和NMOS管M8的漏极连接，NMOS管M8的源极接地。

如图2所示，所述预处理电路包括PMOS管M9、NMOS管M10、电阻 R21、电阻R3、电阻R4和电阻R17；其中，PMOS管M9的源极接电源，PMOS 管M9的漏极和栅极连接并和电阻R17的一端连接，电阻R17的另一端连接 NMOS管M10的漏极，NMOS管M10的栅极和NMOS管M6的栅极连接， NMOS管M10的源极和电阻R21的一端连接，电阻R21、电阻R3、电阻R4 串联，电阻R4的另一端接地，NMOS管M10的源极作为预处理的输出。

如图2所示，所述基准核心电路包括电阻R5、电阻R6、电阻R7、电阻 R8、电阻R9、三极管Q1和三极管Q2；其中，电阻R5的一端、电阻R6的一端连接NMOS管M10的源极，电阻R5的另一端连接三极管Q1的集电极，电阻R6的另一端连接三极管Q2的集电极，三极管Q1的基极连接电阻R7的一端并和电阻R3、R4的公共端相连接，三极管Q2的基极连接电阻R7的另一端，三极管Q1的发射极和电阻R8的一端连接，三极管Q2的发射极和电阻 R8的另 一端连接，电阻R9的一端连接三极管Q1的发射极，电阻R9的另一端接地。

如图2所示，所述运算放大器电路包括PMOS管M11、PMOS管M12、 PMOS管M13、PMOS管M19、PMOS管M20、NMOS管M14、NMOS管M15、NMOS管M16、NMOS管M17、NMOS管M18、NMOS管M21、电阻R10、电阻R11、电容C1、电容C2、电容C5、电容C6和电容C7。其中，

PMOS管M11的源极接电源，PMOS管M11 的栅极连接PMOS管M5的栅极，PMOS管M11 的漏极和PMOS管M12、PMOS管M13的源极连接，PMOS 管M12的栅极连接三极管Q2的集电极，PMOS管M13的栅极连接三极管Q1 的集电极，PMOS管M12的漏极连接NMOS管M14漏极，NMOS管M14漏极和栅极相连，NMOS管M14源极接地，PMOS管M13的漏极连接NMOS 管M15漏极，NMOS管M15栅极连接NMOS管M14的栅极，NMOS管M15 源极接地，电容C1的一端连接PMOS管M12的栅极，电容C1的另一端接地，电容C2的一端连接PMOS管M13的栅极，电容C2的另一端接地，电阻R10 的一端和R11的一端均连接NMOS管M10的源极，电阻R10的另一端接电容 C6的一端，电容C6的另一端分别和NMOS管M15漏极、NMOS管M16栅极连接，电阻R11的另一端分别和NMOS管M16的漏极、NMOS管M17的漏极连接，NMOS管M16的源极接地，NMOS管M17的漏极和栅极与NMOS 管M18的栅极连接，NMOS管M18的源极接地，NMOS管M18的漏极和NMOS 端M21的源极连接，NMOS端M21的栅极和NMOS端M10的栅极连接，电容C5的一端接电源，电容C5的另一端分别和NMOS端M21的漏极、PMOS 管M19的栅极、PMOS管M19的漏极以及PMOS管M20的栅极连接，PMOS 管M19的源极和PMOS管M20的源极接电源，PMOS管M20的漏极和NMOS 管M10的源极以及电容C7的一端连接，作为基准的输出端，电容C7的另一端接地。

如图2所示，输出级包括电阻R12、电阻R13、电阻R14、电阻R15、电阻R16、电容C3和电容C4。其中，

电阻R12、电阻R13和电阻R14串联，电阻R12的一端连接PMOS管 M20的漏极，电阻R15的一端和电阻R12、电阻R13的公共端连接，电阻R15 的另一端和电容C3的一端连接，作为基准电压VREF1，电容C3的另一端接地，电阻R16的一端和电阻R13、电阻R14的公共端连接，电阻R16的另一端和电容C4的一端连接，作为基准电压VREF2，电容C4的另一端接地。

偏置电路中，NMOS管M1和NMOS管M2采用二极管连接方式，减小了交流阻抗，电阻R1交流阻抗较大，因此当电源电压产生扰动后，根据分压原理可知，NMOS管M1栅端电压受影响较小。NMOS管M3和电阻R2采用了源级负反馈结构，提高了交流输出阻抗，PMOS管M4采用二极管连接方式，因此当电源电压产生扰动后，PMOS管M4的栅源电压受影响较小，电流保持不变。PMOS管M4和PMOS管M5为镜像关系，因此流过PMOS管M5的电流恒定，NMOS管M6的栅电压保持不变。

预处理电路采用了源跟随器结构，由于输入电压受电源电压影响较小，因此输出电压保持稳定。同时由于减小了输出阻抗，提高了带负载能力。

基准核心电路采用带隙基准结构，采用预处理电路的输出电压作为电源电压，提高了电源抑制比。采用1:8的NPN三极管，通过三极管的VBE电压产生负温度系数电压，通过ΔVBE电压产生正温度系数电压，通过合理设计电阻 R8和电阻R9的比值产生零温度系数电压。由于三极管存在基极电流，造成了基准电压偏差，因此增加了基极电阻R7，减小了基极电流的影响，提高了基准的精度。

运算放大器电路是为了保证三极管集电极电压相等。采用PMOS管作为输入对管，减小了噪声的影响，提高抗干扰能力。采用预处理输出电压作为第二级的电源电压，提高了电源抑制比。输入端增加电容滤波，提高了抗干扰能力。由于运算放大器的失调电压造成较大的温漂，需要减小失调电压，通过提高运放的增益实现，采用具有较大L的NMOS管M14和NMOS管M15。

输出级采用分压电阻产生需要的基准电压。增加RC滤波电路，提高抗干扰能力。

本发明通过合理设计偏置电路的结构，提高了其电源抑制比。采用预处理电路，产生稳定的电压，不仅提高了高频下的电源抑制比，还提高了低频下的电源抑制比。本发明在电路中的敏感节点均增加电阻电容进行滤波，提高了抗干扰能力，应用更加广泛。本发明考虑三极管积极电流对基准电压精度的影响，增加基极电阻，合理设计电阻值，抵消基极电流的影响，提高了电压精度。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (5)

1.一种高电源抑制比和高抗干扰能力的基准电路，其特征在于包括：偏置电路、预处理电路、基准核心电路、运算放大器和输出级；其中，

所述偏置电路产生偏置电压，用于预处理电路和运算放大器，保证其正常工作；

所述预处理电路产生初级的不受输入电压影响的稳定电压，将稳定电压输出给基准核心电路和运算放大器；

所述基准核心电路产生零温电压，将零温电压输出给输出级和运算放大器；

所述运算放大器电路使得三极管集电极电压相等，使得基准核心电路正常工作；

所述输出级通过电阻分压，产生不同的基准电压；

所述偏置电路包括NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M6、NMOS管M7、NMOS管M8、PMOS管M4、PMOS管M5、电阻R1和电阻R2；其中，

电阻R1一端连接电源，电阻R1另一端连接NMOS管M1的漏极，NMOS管M1的漏极和栅极相连接，NMOS管M1的源极连接NMOS管M2的漏极，NMOS管M2的漏极和栅极相连接，NMOS管M2的源极接地；PMOS管M4的源极、PMOS管M5的源极接电源，PMOS管M4的漏极和栅极相连并连接NMOS管M3的漏极，NMOS管M3的栅极和NMOS管M1的栅极连接，NMOS管M3的源极和电阻R2的一端连接，电阻R2的另一端接地，PMOS管M5的漏极连接NMOS管M6的漏极，NMOS管M6的漏极和栅极连接，NMOS管M6的源极和NMOS管M7的漏极连接，NMOS管M7的漏极和栅极以及NMOS管M8的栅极连接，NMOS管M7的源极和NMOS管M8的漏极连接，NMOS管M8的源极接地。

2.根据权利要求1所述的高电源抑制比和高抗干扰能力的基准电路，其特征在于：所述预处理电路包括PMOS管M9、NMOS管M10、电阻R21、电阻R3、电阻R4和电阻R17；其中，

PMOS管M9的源极接电源，PMOS管M9的漏极和栅极连接并和电阻R17的一端连接，电阻R17的另一端连接NMOS管M10的漏极，NMOS管M10的栅极和NMOS管M6的栅极连接，NMOS管M10的源极和电阻R21的一端连接，电阻R21、电阻R3、电阻R4串联，电阻R4的另一端接地，NMOS管M10的源极作为预处理的输出。

3.根据权利要求2所述的高电源抑制比和高抗干扰能力的基准电路，其特征在于：所述基准核心电路包括电阻R5、电阻R6、电阻R7、电阻R8、电阻R9、三极管Q1和三极管Q2；其中，

电阻R5的一端、电阻R6的一端连接NMOS管M10的源极，电阻R5的另一端连接三极管Q1的集电极，电阻R6的另一端连接三极管Q2的集电极，三极管Q1的基极连接电阻R7的一端并和电阻R3、R4的公共端相连接，三极管Q2的基极连接电阻R7的另一端，三极管Q1的发射极和电阻R8的一端连接，三极管Q2的发射极和电阻R8的另一端连接，电阻R9的一端连接三极管Q1的发射极，电阻R9的另一端接地。

4.根据权利要求3所述的高电源抑制比和高抗干扰能力的基准电路，其特征在于：所述运算放大器电路包括PMOS管M11、PMOS管M12、PMOS管M13、PMOS管M19、PMOS管M20、NMOS管M14、NMOS管M15、NMOS管M16、NMOS管M17、NMOS管M18、NMOS管M21、电阻R10、电阻R11、电容C1、电容C2、电容C5、电容C6和电容C7；其中，

PMOS管M11的源极接电源，PMOS管M11的栅极连接PMOS管M5的栅极，PMOS管M11的漏极和PMOS管M12、PMOS管M13的源极连接，PMOS管M12的栅极连接三极管Q2的集电极，PMOS管M13的栅极连接三极管Q1的集电极，PMOS管M12的漏极连接NMOS管M14漏极，NMOS管M14漏极和栅极相连，NMOS管M14源极接地，PMOS管M13的漏极连接NMOS管M15漏极，NMOS管M15栅极连接NMOS管M14的栅极，NMOS管M15源极接地，电容C1的一端连接PMOS管M12的栅极，电容C1的另一端接地，电容C2的一端连接PMOS管M13的栅极，电容C2的另一端接地，电阻R10的一端和R11的一端均连接NMOS管M10的源极，电阻R10的另一端接电容C6的一端，电容C6的另一端分别和NMOS管M15漏极、NMOS管M16栅极连接，电阻R11的另一端分别和NMOS管M16的漏极、NMOS管M17的漏极连接，NMOS管M16的源极接地，NMOS管M17的漏极和栅极与NMOS管M18的栅极连接，NMOS管M17的源极接地，NMOS管M18的源极接地，NMOS管M18的漏极和NMOS端M21的源极连接，NMOS端M21的栅极和NMOS端M10的栅极连接，电容C5的一端接电源，电容C5的另一端分别和NMOS端M21的漏极、PMOS管M19的栅极、PMOS管M19的漏极以及PMOS管M20的栅极连接，PMOS管M19的源极和PMOS管M20的源极接电源，PMOS管M20的漏极和NMOS管M10的源极以及电容C7的一端连接，作为基准的输出端，电容C7的另一端接地。

5.根据权利要求4所述的高电源抑制比和高抗干扰能力的基准电路，其特征在于：所述输出级包括电阻R12、电阻R13、电阻R14、电阻R15、电阻R16、电容C3和电容C4；其中，

电阻R12、电阻R13和电阻R14串联，电阻R12的一端连接PMOS管M20的漏极，电阻R15的一端和电阻R12、电阻R13的公共端连接，电阻R15的另一端和电容C3的一端连接，作为基准电压VREF1，电容C3的另一端接地，电阻R16的一端和电阻R13、电阻R14的公共端连接，电阻R16的另一端和电容C4的一端连接，作为基准电压VREF2，电容C4的另一端接地。

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