CN112367155B - 一种基于fpga的zuc加密系统ip核构建方法 - Google Patents

Abstract

本发明提供一种基于FPGA的ZUC加密系统IP核构建方法，采用ZUC为密钥流产生算法，用改进的基于一维离散混沌系统Logistic混沌系统的输出作为ZUC的初始向量IV，在用硬件实现加密系统时，采用流管理模式实现各个模块之间的数据交互。在该传输模式中，上下游均有叫停对方的权利和响应对方被叫停的义务，传输保证握手逻辑正确和数据的连续性，在相应模块内部通过加入FIFO存储器来缓存，使得上下游之间发散的潜伏期得以收敛到1，从而真正发挥FPGA并行工作的优势，进而有效地提高整个加密系统的运行速度。本发明通过序列密码中重要的参数初始向量IV将序列密码同混沌相结合，使得整个系统的密钥达到定时更换，从而进一步提升整个系统的保密性能。

Description

一种基于FPGA的ZUC加密系统IP核构建方法

技术领域

本发明属于数据加密领域，具体涉及一种基于FPGA的ZUC加密系统IP核构建方法。

背景技术

ZUC加密算法是由我国自主设计的一种面向商用的流加密算法，目前已被批准成为新一代宽带无线移动通信系统国际标准，是一种面向字的流加密算法，它以128-bit的初始密钥KEY和128-bit的初始向量IV作为输入，算法的输出为位宽32-bit的字序列，即密钥序列，密钥序列可用作对数字信息进行加解密。

ZUC加密算法从逻辑上可以分为三层，从上到下依次为线性反馈移位寄存器层(LFSR)，比特重组层(BR)和非线性函数层(F)，其基本结构如图1所示。

线性反馈移位寄存器层(The Linear Feedback Shift Register，LFSR)，类似m序列发生器，将不同的寄存器之间的数据进行模加运算，将得到的新值注入最高位的寄存器S₁₅。并且外界注入的初始密钥KEY和初始向量IV都是注入到LFSR的16个31bit的寄存器中。

比特重组层(The Bit-Reorganization，BR)从LFSR层的寄存器单元中提取出128-bit数据，将其组织为4个32-bit的字，即图1中的X0，X1，X2和X3。

非线性函数层的结构中含有两个位宽32-bit的寄存器单元R₁和R₂，其输入是BR层输出的X0，X1和X2，输出是位宽为32-bit的W，其中S为32比特的S盒变换，它为F层注入非线性特性。F函数中使用的32×32的S盒是由4个并列的8×8的S盒组成的，即S＝(S₀,S₁,S₂,S₃)，其中S₀＝S₂,S₁＝S₃。

混沌以其高初值敏感性、确定性系统中的内在随机性、具有正Lyapunov指数、有界性和遍历性等诸多奇特的动力学特性，使得混沌在非常适合应用于保密通信。Logistic映射又称虫口模型或抛物线映射，最初是为研究昆虫增殖而建立的模型，由生物学家R M May在1976年提出，Logistic映射具有内在随机性、初值敏感性等混沌系统的特征，其混沌动力学方程较为简单，并且本身的特点使其易于使用数字硬件实现，因此本设计中以Logistic映射为基础，生成用于ZUC加密算法的初始向量IV。

Logistic混沌映射的系统方程描述为：

x_n+1＝μx_n(1-x_n)n＝1,2,3…(1-1)

式(1-1)中，变量x_n∈(0,1)，系统参数μ∈(0,4]，当3.5699…＜μ≤4时，系统处于混沌状态。Logistic混沌系统的动力学状态是随着系统参数μ的变化而变化的，详细的表现有以下几个方面：

1)当μ∈(0,1)时，Logistic映射存在x_n→0的不动点；

2)当μ∈[1,3)时，Logistic映射存在x_n→0和x_n→1-1/μ的不动点；

3)当μ∈[3,μ′)，μ′＝3.569945672时，Logistic映射出现倍周期分岔现象；

4)当μ∈[μ′,4)时，系统处于混沌状态。

在系统参数μ＝4的情况下，如图2Logistic映射迭代图所示，系统输入x_n∈(0,1)可以映射到整个区间(0,1)，即x_n+1∈(0,1)，即，下式中的映射为满映射，因此初始值的任何微小改变，都会导致不同的运动轨道，这就是混沌运动的一个典型特质——高初值敏感性，而这一点对于保密通信领域的应用来说也是一个十分重要的特质。

x_n+1＝4x_n(1-x_n)n＝1,2,3… (1-2)

目前主要的加密技术分为软件加密和硬件加密。软件加密的实现方式类似CPU的工作过程，其需要经过取指、译码、执行和回写四个步骤，在实施加密的时候，需要四个时钟周期才会完成一条指令，并且，需要占用主机的资源，其速度较之硬件加密而言很慢。从安全性角度而言，软件加密比硬件加密更加容易被破解，其加密过程会在电脑上留下痕迹等等。由于受速度限制，软件加密不适用于大数据量的实时加密，如视频通讯、视频监控等等。目前大多数加密方案都是长时间不更换密钥或者手动更换密钥，导致其安全性和保密性能降低。

发明内容

基于以上不足之处，本发明的目的是提供一种基于FPGA的ZUC加密系统IP核构建方法，解决以上问题。本发明采用ZUC为密钥流产生算法，用改进的基于一维离散混沌系统Logistic混沌系统的输出作为ZUC的初始向量IV，使得整个系统的密钥达到定时更换从而进一步提升整个系统的保密性能，并且，其密钥空间足够大，可抵御穷举攻击。

本发明所采用的技术方案如下：步骤一：FPGA采用流管理模式，明确顶层设计，确定各个模块的功能，如表1顶层信号列表所示；

表1顶层信号列表

步骤二：构建一个接口模块，包括接收FIFO存储器和发送FIFO存储器，完成三态门的控制与转换，接收来自外部的数据：包括密钥KEY和待处理的数据，以及发送处理过后的数据；该模块主要有锁相环产生系统所需要的时钟，异步复位同步释放模块产生全局的同步复位信号，对外部信号的下降沿采集功能模块以便同步到该系统的时钟域下，分别产生FIFO存储器的写请求和数据的写请求模块以及一个三态门模块；

步骤三：构建密钥流产生模块，包括接收初始密钥模块、初始向量IV模块、ZUC核心模块、主控模块、打拍模块和存储密钥流模块。接收初始密钥模块首先接收来自接口模块发送过来的128bit数据，由于数据在接口模块已经识别过，为初始密钥；当数据接收完毕，接收初始密钥模块会给出信号，此时主控模块会发出读请求，读出的数据给到初始向量IV模块和打拍模块，并且在下一拍令初始向量IV模块开始工作，初始向量IV模块是由基于一维Logistic混沌方程实现的，用于产生序列密码的初始向量IV以增强整个系统的保密性能；当初始向量IV生成，即给出标志信号到主控模块，主控模块会发出指令，使得ZUC核心模块工作，当ZUC核心模块输出有效时，将输出的数据发送到存储密钥流模块，所述的存储密钥流模块存储了1Mbit的密钥流时，该模块拉高几乎满信号给到主控模块，此时，主控模块会令ZUC核心模块暂停工作，即停止产生密钥流，一旦存储密钥流模块中的数据被取走，则拉低几乎满信号反馈到主控模块，主控模块此时重新令ZUC核心模块重新工作，此过程重复执行。一旦该模块复位，则将该模块的所有调用FIFO的IP核重新清理以免遗留的数据对后续的工作产生干扰；

步骤四：构建加密模块，包括控制模块和异或加密模块；控制模块根据外部输入的读写请求信号读取相应的密钥流和待处理的数据，异或模块将同一节拍读取过来的32位待处理数据和32位密钥进行异或加密处理；

步骤五：构建数据模块，包括两个FIFO存储器，接收来自接口模块传送过来的待处理的数据送往加密模块和将加密模块处理之后待发送的数据发送给接口模块以完成整个加解密过程。

本发明的优点及有益效果：本发明采用了流管理模式，在该传输模式中，上下游(源宿)均有叫停对方的权利和响应对方被叫停的义务。上下游均可随机叫停(上下游模块的内部工作需要)时，传输保证握手逻辑正确和数据的连续性，在相应模块内部通过加入FIFO存储器来缓存，使得上下游之间发散的潜伏期得以收敛到1，从而真正发挥FPGA并行工作的优势，进而有效地提高整个加密系统的运行速度。混沌以其独特的动力学特性恰好契合保密通信邻域，故本发明通过序列密码中重要的参数初始向量IV将序列密码同混沌相结合，将混沌系统的输出作为序列密码的初始向量IV使得整个系统的密钥达到定时更换从而进一步提升整个系统的保密性能，并且，其密钥空间足够大，可抵御穷举攻击。整个系统的接口部分采用两个异步FIFO存储器，由于异步FIFO存储器能够处理跨时钟域的数据，故该加密系统封装成软核的情况下，其有较高的可移植性，方便调用。

附图说明

图1ZUC基本结构图；

图2Logistic映射迭代图；

图3加密系统顶层设计图；

图4加密系统RTL视图；

图5接口模块顶层架构图；

图6密钥模块顶层架构图；

图7加密模块顶层架构图；

图8数据模块顶层架构图；

图9ZUC核心模块顶层架构图。

具体实施方式

下面根据说明书附图举例对本发明做进一步的说明：

实施例1

一种基于FPGA的ZUC和混沌加密系统的IP核构建方法，步骤如下：

步骤一：FPGA采用流管理模式，明确顶层设计，确定各个模块的功能，如表1顶层信号列表所示；

表1顶层信号列表

步骤二：构建一个接口模块，采用接收FIFO存储器和发送FIFO存储器，完成三态门的控制与转换，接收来自外部的数据：包括密钥KEY和待处理的数据，以及发送处理过后的数据；如图5所示，该模块主要有锁相环产生系统所需要的时钟，异步复位同步释放模块产生全局的同步复位信号，对外部信号的下降沿采集功能模块以便同步到该系统的时钟域下，分别产生FIFO存储器的写请求和数据的写请求模块以及一个三态门模块；

步骤三：构建密钥流产生模块，如图6所示，密钥流产生模块包括接收初始密钥模块、初始向量IV模块、ZUC核心模块、主控模块、打拍模块和存储密钥流模块。接收初始密钥模块首先接收来自接口模块发送过来的128bit数据，由于数据在接口模块已经识别过，为初始密钥；当数据接收完毕，接收初始密钥模块会给出信号，此时主控模块会发出读请求，读出的数据给到初始向量IV模块和打拍模块，并且在下一拍令初始向量IV模块开始工作，初始向量IV模块是由基于一维Logistic混沌方程实现的，用于产生序列密码的初始向量IV以增强整个系统的保密性能；当初始向量IV生成，即给出标志信号到主控模块，主控模块会发出指令，使得ZUC_CORE模块工作，当ZUC核心模块输出有效时，将输出的数据发送到存储密钥流模块，所述的存储密钥流模块存储了1Mbit的密钥流时，该模块拉高几乎满信号给到主控模块，此时，主控模块会令ZUC核心模块暂停工作，即停止产生密钥流，一旦存储密钥流模块中的数据被取走，则拉低几乎满信号反馈到主控模块，主控模块此时重新令ZUC核心模块重新工作，此过程重复执行。一旦该模块复位，则将该模块的所有调用FIFO的IP核重新清理以免遗留的数据对后续的工作产生干扰；

步骤四：构建加密模块，如图7所示，分为控制模块和异或加密模块；控制模块根据外部输入的读写请求信号读取相应的密钥流和待处理的数据，异或模块将同一节拍读取过来的32位待处理数据和32位密钥进行异或加密处理；

步骤五：构建数据模块，如图8所示，由两个FIFO存储器组成，接收来自接口模块传送过来的待处理的数据送往加密模块和将加密模块处理之后待发送的数据发送给接口模块以完成整个加解密过程。

实施例2

该加密系统工作流程如下，首先，外部输入密钥key，并且给出密钥标志信号，当接口模块检测到密钥标志信号为高，则将接收到数据发送到密钥模块，该模块会产生1Mbit的密钥流，当接口模块检测到数据标志信号为高，则将接收到的信号发送至数据模块，当加密模块检测到数据完成信号，则表明数据发送完成，该模块会同时向密钥模块和数据模块发出读请求信号，数据和密钥同时进入加密模块进行加密，此时加密模块将忙信号拉高，表明FPGA正在进行加密，接下来将加密完成的数据写入数据模块保存起来，当全部数据加密完成，则将忙信号重新拉低，一旦外界检测到忙为低电平，此时，外部IC就可以释放总线，并且发出读请求将加密完成的数据通过接口模块从数据模块读取出来。

在步骤二中，当接口模块再一次检测到密钥标志信号为高，即表明重新发送了密钥key，此时，密钥流产生模块会重新进行该模块的复位，根据新的密钥产生新的密钥流存储于该模块以便后续数据的加密。接口模块主要的功能在于在整个加密系统的顶层对inout类型的数据进行处理，将其拆分成输入和输出两路以便在FPGA内部进行数据的传输和处理。主要通过三态门来实现双向IO口的功能，可通过在接口模块内部设置一个总线控制信号完成总线的占有和释放。

在步骤三中，密钥流产生模块包括接收初始密钥模块、初始向量IV模块、ZUC核心模块、主控模块、打拍模块和存储密钥流模块。接收初始密钥模块首先接收来自接口模块发送过来的128bit数据，由于数据在接口模块已经识别过，为初始密钥；当数据接收完毕，接收初始密钥模块会给出信号，此时主控模块会发出读请求，读出的数据给到初始向量IV模块和打拍模块，并且在下一拍令初始向量IV模块开始工作，初始向量IV模块是由基于一维Logistic混沌方程实现的，用于产生序列密码的初始向量IV以增强整个系统的保密性能；当初始向量IV生成，即给出标志信号到主控模块，主控模块会发出指令，使得ZUC核心模块工作，当ZUC核心模块输出有效时，将输出的数据发送到存储密钥流模块，所述的存储密钥流模块存储了1Mbit的密钥流时，该模块拉高几乎满信号给到主控模块，此时，主控模块会令ZUC核心模块暂停工作，即停止产生密钥流，一旦存储密钥流模块中的数据被取走，则拉低几乎满信号反馈到主控模块，主控模块此时重新令ZUC核心模块重新工作，此过程重复执行。一旦该模块复位，则将该模块的所有调用FIFO的IP核重新清理以免遗留的数据对后续的工作产生干扰。

ZUC是一种流密码，其输入有两个重要的参数，初始密钥KEY和初始向量IV。初始密钥可通过上游模块直接传输给ZUC核心模块，初始向量IV可通过混沌系统来获得。在基于Logistic一维混沌系统的基础上，采用多初值输入，将KEY作为初始向量IV模块的输入，将128bit的输入分16拍，每拍输入32bit的数值到混沌方程中，在第17拍输出第一拍输入的结果，则接下来每一拍输出前16拍的结果，在第17拍的输入则是第17拍的输出，以此类推以便完成迭代，并且，每一拍的输出只取输出的32bit中的一个bit位，以此组成128bit的初始向量IV。初始向量IV的随机性有效的保证了加密系统从数学角度出发的安全性

图9给出了ZUC核心模块的顶层架构。在设计主控模块时考虑到更换初始向量IV的情况以提高加密系统的安全性，通过采集数据完成信号的下降沿来计数，当计到预先设置的数值时，重新令初始向量IV生成模块工作以便产生新的初始向量IV，此时，整个ZUC核心模块的不变部分和可变部分组成的全部密钥已经发生了改变，会使得ZUC核心模块重新生成新的密钥流，即达到了动态更换密钥的目的。

在步骤四中，加密模块主要分数据加解密模块和控制模块。其中，控制模块在接收到数据完成信号下降沿和数据空信号拉低的情况下，才会发出读请求给密钥模块和数据模块，相应的模块分别给出密钥流和数据，数据加解密模块则将数据和秘钥进行加密，与此同时，控制模块给出忙信号，告知外部IC，FPGA正在处理数据，不要再给FPGA发送数据。当加密完成，将数据重新写入到数据模块，同时，将忙信号拉低，告知外部IC此时FPGA处于空闲状态。

在步骤五中，数据模块的主要作用将接口模块中的inout类型变量在顶层就将其划分为32bit输入信号和32bit输出信号，其中32bit输入来自ARM占用总线，数据通过inout类型变量输入到接口模块，然后再通过接口模块输出到数据模块，最后，将其发送到加密模块进行数据处理。32bit的输出来自于加密模块处理完的数据，发送到接口模块，此时，ARM释放总线，FPGA占用总线，再通过inout类型变量将处理完的数据输出给ARM。

Claims (1)

1.一种基于FPGA的ZUC加密系统IP核构建方法，其特征在于，构建方法步骤如下：

步骤一：FPGA采用流管理模式，明确顶层设计，确定各个模块的功能，如表1顶层信号列表所示；

表1顶层信号列表

步骤二：构建接口模块，包括产生系统所需时钟的锁相环模块、产生全局的同步复位信号的异步复位同步释放模块、三态门模块以及接收FIFO存储器和发送FIFO存储器，完成三态门的控制与转换，接收来自外部的数据：包括密钥KEY和待处理的数据，以及发送处理过后的数据；

步骤三：构建密钥流产生模块，包括接收初始密钥模块、初始向量IV模块、ZUC核心模块、主控模块、打拍模块和存储密钥流模块，接收初始密钥模块首先接收来自接口模块发送过来的128bit数据，由于数据在接口模块已经识别过，为初始密钥；当数据接收完毕，接收初始密钥模块会给出信号，此时主控模块会发出读请求，读出的数据给到初始向量IV模块和打拍模块，并且在下一拍令初始向量IV模块开始工作，初始向量IV模块是由基于一维Logistic混沌方程实现的，用于产生序列密码的初始向量IV以增强整个系统的保密性能；当初始向量IV生成，即给出标志信号到主控模块，主控模块会发出指令，使得ZUC核心模块工作，当ZUC核心模块输出有效时，将输出的数据发送到存储密钥流模块，所述的存储密钥流模块存储了1Mbit的密钥流时，密钥流存储模块将几乎满信号拉高，并将此信号反馈到主控模块，此时，主控模块会令ZUC核心模块暂停工作，即停止产生密钥流，一旦存储密钥流模块中的数据被取走，则将几乎满信号拉低，并将拉低后的信号反馈到主控模块，主控模块此时重新令ZUC核心模块重新工作，此过程重复执行，一旦该模块复位，则将该模块的所有调用FIFO的IP核重新清理以免遗留的数据对后续的工作产生干扰；

步骤四：构建加密模块，包括控制模块和异或加密模块；控制模块根据外部输入的读写请求信号读取相应的密钥流和待处理的数据，异或加密模块将同一节拍读取过来的32位待处理数据和32位密钥进行异或加密处理；

步骤五：构建数据模块，包括两个FIFO存储器，接收来自接口模块传送过来的待处理的数据送往加密模块和将加密模块处理之后待发送的数据发送给接口模块以完成整个加解密过程。

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