CN112242840A - 一种用于时钟数据恢复电路的锁定检测电路 - Google Patents
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Abstract
本发明公开了一种用于时钟数据恢复电路的锁定检测电路，时钟数据恢复电路输出投票结果数值，包括：累加器、延迟器、触发器和比较器，所述累加器的一个输入端接收投票结果数值，另一个输入端连接所述延迟器的输出端；所述累加器的输出端连接所述延迟器的输入端和所述触发器的第一输入端；所述触发器的第二输入端接收外部的时钟数据恢复电路环路采样时钟；所述触发器的输出端连接所述比较器的第一输入端，所述比较器的第二输入端接收锁定检测电路的判断阈值。本发明在输入是数据信号时，可以有效判断电路是否锁定或失锁。
Description
技术领域
本发明涉及时钟数据恢复电路的锁定检测电路。
背景技术
随着信息技术的发展，人们对于数据传输交换的速度要求越来越高。各种接口总线规范应运而生，从USB3,USB3.1,(USB:universal series bus是连接计算机与外设的一种串行总线标准)到PCIE(peripheral component interconnect,外设互连标准),SATA(serial advanced technology attachment即串连的硬件接口标准)等。接口技术也由最初的并行转变为串行。高速串行电路常采用接受方的时钟恢复电路从接受的数据中恢复出时钟(clock data recovery:简称CDR)。实际应用中，通常有两种方法：第一种是采用Analog CDR(模拟电路设计时钟恢复)电路的方法；另外为了CDR系统容易移植到其它系统，也常常用Bang-Bang CDR(正反控制时钟恢复电路)。
Bang-Bang CDR电路结构如下图2,应用了双环路结构实现。它由如下主要模块组成，正反控制鉴相器(Bang-Bang phase detector,简称BBPD),投票器(Voting)，比例路径和积分路径(Kp和Ki)，数字相位转换器(data phase converter,简称DPC)。正常的工作方式是让CDR工作后等待一段时间，时间到了，即让后续数字电路继续工作，否则默认为CDR处于捕获状态。为了保险起见，这种等待的工作方式通常会耗费远大于真实锁定所需要的时间，大大压缩后面数字电路的工作时间。图2中，clk：时钟数据恢复电路环采样时钟；lock-threshold：锁定检测电路的判断阈值；cdr-lock：锁定检测电路的输出；PI-I：相位插值器输出的相位为0度的时钟；PI-Q：相位插值器输出的相位为90度的时钟；PI-IB：相位插值器输出的相位为180度的时钟；PI-QB：相位插值器输出的相位为270度的时钟；qdata：PI-I和PI-IB的时钟对数据进行解串的输出；idata：PI-Q和PI-QB的时钟对数据进行解串的输出；UP：经过鉴相器后时钟的采样点靠前的数值；DN：经过鉴相器后时钟的采样点靠后的数值；voteout：UP和DN经过投票算法后的投票结果；Up-path：比例电路，对输入信号放大或缩小；Ui-path：积分电路，对输入信号积分；1/Z：延迟电路。
传统的PLL lock detector(锁相环锁定判断电路)电路判断电路是否锁定或者失锁的方法是让reference(输入参考)时钟和VCO(voltage control oscillator压控震荡器)分频后的信号进行比较，如果频差在一个可以接受的范围内，则认为锁定。而对于输入是数据而不是时钟的情况，由于输入的数据信号是不规则的，而采样信号是时钟信号，那么传统的PLL Lock detector没法正常工作。
发明内容
本发明的目的在于提供一种用于时钟数据恢复电路的锁定检测电路，在输入是数据信号时，可以有效判断电路是否锁定或失锁。
实现上述目的的技术方案是：
一种用于时钟数据恢复电路的锁定检测电路，时钟数据恢复电路输出投票结果数值，包括：累加器、延迟器、触发器和比较器，其中，
所述累加器的一个输入端接收投票结果数值，另一个输入端连接所述延迟器的输出端；
所述累加器的输出端连接所述延迟器的输入端和所述触发器的第一输入端；
所述触发器的第二输入端接收外部的时钟数据恢复电路环路采样时钟；
所述触发器的输出端连接所述比较器的第一输入端，所述比较器的第二输入端接收锁定检测电路的判断阈值。
优选的，时钟数据恢复电路包括正反控制鉴相器、投票器、相位插值器和解串电路；
相位插值器输出相位分别为0度、90度、180度和270度的时钟；
0度的时钟和180度的时钟经过解串电路进行解串的输出，以及90度的时钟和270度的时钟经过解串电路进行解串的输出，经过正反控制鉴相器之后获得时钟的采样点靠前的数值和采样点靠后的数值，
时钟的采样点靠前的数值和采样点靠后的数值经过投票器后获得投票结果数值。
优选的，所述累加器将投票结果数值和来自所述延迟器的输出值相加后输出；
所述延迟器的输出值为所述累加器的输出值经过一个时钟周期的延迟；
所述触发器接收所述累加器的输出值和时钟数据恢复电路环路采样时钟，输出累加值；
所述比较器比较累加值与锁定检测电路的判断阈值，输出锁定状态信号。
本发明的有益效果是：本发明根据Bang-Bang CDR进入锁定状态的特点，即CDR进入锁定状态后，时钟对于数据边缘的采样处于一种左右规则抖动的状态，从而投票后的数值累加后处于一种相对稳定的状态，通过把一段时间中投票后的值进行累加，如果处于稳定而且小于设定的阈值，系统就认为其锁定，反之判定为失锁。本发明能正确判断CDR的工作状态，合理指导后续电路工作。
附图说明
图1是本发明的用于时钟数据恢复电路的锁定检测电路的电路图；
图2是现有技术中正反控制时钟恢复电路的电路图；
图3是本发明中锁定检测电路的正确判断锁定状态示意图。
具体实施方式
下面将结合附图对本发明作进一步说明。
请参阅图1，本发明的用于时钟数据恢复电路的锁定检测电路，时钟数据恢复电路输出投票结果数值，包括：累加器1、延迟器2、触发器3和比较器4。
累加器1的一个输入端接收投票结果数值，另一个输入端连接延迟器2的输出端。累加器1的输出端连接延迟器2的输入端和触发器3的第一输入端。触发器3的第二输入端接收外部的时钟数据恢复电路环路采样时钟。触发器3的输出端连接比较器4的第一输入端，比较器4的第二输入端接收锁定检测电路的判断阈值。
累加器1将投票结果数值和来自延迟器2的输出值相加后输出；延迟器2的输出值为累加器1的输出值经过一个时钟周期的延迟；触发器3接收累加器1的输出值和时钟数据恢复电路环路采样时钟，输出累加值；比较器4比较累加值与锁定检测电路的判断阈值，输出锁定状态信号。
图1中，clk：时钟数据恢复电路环路采样时钟。voteout：投票结果数值。sum：投票结果数值和sum-d的相加。sum-d：sum经过一个时钟周期的延迟。sum-new：触发器输出的累加值，即：累加器被时钟重新采样后的输出。lock-threshold：锁定检测电路的判断阈值。lock-state：锁定检测电路的输出。
时钟数据恢复电路包括正反控制鉴相器、投票器、相位插值器和解串电路；相位插值器输出相位分别为0度、90度、180度和270度的时钟。0度的时钟和180度的时钟经过解串电路进行解串的输出，以及90度的时钟和270度的时钟经过解串电路进行解串的输出，经过正反控制鉴相器之后获得时钟的采样点靠前的数值和采样点靠后的数值，时钟的采样点靠前的数值和采样点靠后的数值经过投票器后获得投票结果数值。
本发明根据Bang-Bang CDR进入锁定状态的特点：CDR进入锁定状态后，时钟对于数据边缘的采样处于一种左右规则抖动的状态，从而投票后的数值累加后处于一种相对稳定的状态。所以把一段时间中投票后的值进行累加，如果累加值处于稳定而且小于设定的锁定检测电路的判断阈值，系统就认为其锁定。反之判定为失锁。
当CDR电路正常开始工作后，持续在一个时间窗口内计算phase path(即比例路径)up/down(up代表了时钟落后于数据，需要让时钟前移，down代表时钟超前于数据，需要让时钟后移)的总和，判断总和是否小于阈值。这种作法是基于在CDR锁定之后，phase path的积分值应该逼近于0的，而CDR在处于锁定过程中，积分值应该比较大。数字部分做一个状态机来控制具体的锁定过程和失锁判断。不应该一次监测到累加器超过阈值就判定失锁，而是多次发现才失锁，否则很容易出现误判，同样对于锁定状态的判定也一样，一般在连续几次测试都是累加器小于阈值时判定为锁定。设计时根据不同的data rate(数据速率)来分别设这两个值，尽量找到一组合适的能覆盖不同data rate的值。如果在判定的过程中，在我们设定的窗口期中，累加器饱和，又有两种处理方法，一种是保持状态，等待下一时间窗到来，另外一种是重新启动锁定状态的判定。
图3是锁定检测电路的正确判断锁定状态示意图。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。
Claims (3)
1.一种用于时钟数据恢复电路的锁定检测电路，时钟数据恢复电路输出投票结果数值，其特征在于，包括：累加器、延迟器、触发器和比较器，其中，
所述累加器的一个输入端接收投票结果数值，另一个输入端连接所述延迟器的输出端；
所述累加器的输出端连接所述延迟器的输入端和所述触发器的第一输入端；
所述触发器的第二输入端接收外部的时钟数据恢复电路环路采样时钟；
所述触发器的输出端连接所述比较器的第一输入端，所述比较器的第二输入端接收锁定检测电路的判断阈值。
2.根据权利要求1所述的用于时钟数据恢复电路的锁定检测电路，其特征在于，时钟数据恢复电路包括正反控制鉴相器、投票器、相位插值器和解串电路；
相位插值器输出相位分别为0度、90度、180度和270度的时钟；
0度的时钟和180度的时钟经过解串电路进行解串的输出，以及90度的时钟和270度的时钟经过解串电路进行解串的输出，经过正反控制鉴相器之后获得时钟的采样点靠前的数值和采样点靠后的数值，
时钟的采样点靠前的数值和采样点靠后的数值经过投票器后获得投票结果数值。
3.根据权利要求1所述的用于时钟数据恢复电路的锁定检测电路，其特征在于，所述累加器将投票结果数值和来自所述延迟器的输出值相加后输出；
所述延迟器的输出值为所述累加器的输出值经过一个时钟周期的延迟；
所述触发器接收所述累加器的输出值和时钟数据恢复电路环路采样时钟，输出累加值；
所述比较器比较累加值与锁定检测电路的判断阈值，输出锁定状态信号。
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|---|---|---|---|---|
| CN113556111A (zh) * | 2021-09-15 | 2021-10-26 | 浙江威固信息技术有限责任公司 | 基于fpga的上电复位电路及上电复位方法 |
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2020
- 2020-11-25 CN CN202011336539.6A patent/CN112242840A/zh active Pending
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