CN112234067A - 半导体器件的制备方法及制备装置 - Google Patents

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Abstract

本发明提供一种半导体器件的制备方法及制备装置。半导体器件的制备方法包括：提供独立设置的刻蚀腔室与加热腔室；将半导体器件输送至所述刻蚀腔室内进行刻蚀；将刻蚀后的所述半导体器件输送至所述加热腔室内进行加热。本发明解决了在半导体器件刻蚀结束后，通过加热模块对刻蚀腔室进行升温，而升温过程将会浪费大量的时间，导致半导体器件的生产效率较低的技术问题。

Description

半导体器件的制备方法及制备装置
技术领域
本发明涉及半导体器件技术领域，特别涉及一种半导体器件的制备方法及制备装置。
背景技术
传统的半导体器件在刻蚀之后，需要对半导体器件进行预清洁。传统的方法为在刻蚀腔室内集成加热模块，这样在半导体器件刻蚀结束后，通过加热模块对刻蚀腔室进行升温，而升温过程将会浪费大量的时间，导致半导体器件的生产效率较低。
发明内容
本发明的目的在于提供一种半导体器件的制备方法及制备装置，以解决在半导体器件刻蚀结束后，通过加热模块对刻蚀腔室进行升温，而升温过程将会浪费大量的时间，导致半导体器件的生产效率较低的技术问题。
本发明提供一种半导体器件的制备方法，包括：提供独立设置的刻蚀腔室与加热腔室；将半导体器件输送至所述刻蚀腔室内进行刻蚀；将刻蚀后的所述半导体器件输送至所述加热腔室内进行加热。
其中，所述制备方法还包括：提供独立设置的冷却腔室；将加热后的所述半导体器件输送至所述冷却腔室内进行冷却。
其中，所述半导体器件的刻蚀时间为第一时间，所述半导体器件的加热时间为第二时间，所述半导体器件的冷却时间为第三时间，所述第一时间、所述第二时间以及所述第三时间中的任意两个时间的比值在预设比值范围内。
其中，所述预设比值范围为0.9-1.1。
其中，所述加热腔室内的加热温度大于等于300°。
其中，所述冷却腔室内为惰性气氛。
其中，所述半导体器件为三维存储器，“将半导体器件输送至所述刻蚀腔室内进行刻蚀”包括：对所述半导体器件进行刻蚀，以在所述半导体器件上形成沟道孔；所述半导体器件在所述冷却腔室内冷却之后，所述制备方法还包括：在所述沟道孔内形成外延结构。
本发明提供一种半导体器件的制备装置，包括：
独立设置的刻蚀腔室与加热腔室，所述刻蚀腔室用于对半导体器件进行刻蚀，所述加热装置用于对刻蚀后的所述半导体器件进行加热。
其中，所述制备装置还包括独立设置的冷却腔室，所述冷却腔室用于对加热后的所述半导体器件进行冷却。
其中，所述制备装置还包括第一惰性输送管路和第二惰性输送管路，所述第一惰性输送管路连通所述刻蚀腔室与所述加热腔室，所述第二惰性输送管路连通所述加热腔室和所述冷却腔室，刻蚀后的所述半导体器件通过所述第一惰性输送管路输送至所述加热腔室，加热后的所述半导体器件通过所述第二惰性输送管路输送至所述冷却腔室。
综上所述，本申请通过设置独立的刻蚀腔室与加热腔室，可以使得刻蚀腔室只进行半导体器件的刻蚀过程，加热腔室只进行半导体器件的加热过程，加热腔室可以长期保持在需要加热的温度。这就无需对刻蚀腔室既进行加热，还进行冷却，避免了对刻蚀腔室反复进行升温和降温，节约了刻蚀腔室的加热升温时间和冷却降温时间，这就提高了半导体器件的生产效率。而且本申请也无需在刻蚀腔室内集成加热模块，刻蚀腔室的结构简单。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是传统的半导体器件的制备方法。
图2为本发明实施例提供的一种半导体器件的制备方法的流程示意图。
图3是图2中的半导体器件的刻蚀、加热、冷却的工艺流程图。
图4是图2中的半导体器件的结构示意图。
图5是在图4中的半导体器件上形成沟道孔的结构示意图。
图6是在图5中的沟道孔内形成外延结构的示意图。
图7是在图6的沟道孔内形成电荷存储层与沟道层的结构示意图。
图8是本发明实施例提供的一种半导体器件的制备装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在描述本发明的实施例之前，首先描述传统的半导体器件的制备方法。其过程一般包括：
请参阅图1，在刻蚀腔室20内对半导体器件10进行刻蚀，在半导体器件10刻蚀结束后，通过集成在刻蚀腔室20内的加热模块对半导体器件10进行升温加热。然后再对刻蚀腔室20进行冷却，以进行下一个半导体器件10或者下一批半导体器件10的刻蚀过程。这样刻蚀腔室20在加热升温过程和冷却降温冷却过程中将会花费大量的时间，这导致三维存储器的生产效率较低。
在半导体器件10加热之后，需要对半导体器件10进行冷却。然而，传统的加热腔室(刻蚀腔室20)与冷却腔室40在近似一体的一个空间内，如设置为上下的两个腔室，下方的腔室为加热腔室(刻蚀腔室20)，上方的腔室为冷却腔室40，这样容易导致加热腔室(刻蚀腔室20)和冷却腔室40相互干扰，既影响半导体器件10的加热效率，又影响半导体器件10的冷却效率，导致半导体器件的生产效率较低。
基于上述问题，本发明提供一种半导体器件的制备方法。请参阅图2，图2 为本发明提供的一种半导体器件的制备方法的流程图。本申请采用独立设置的刻蚀腔室20与加热腔室30，以使得半导体器件10可以独立在刻蚀腔室20内进行刻蚀，以及可以独立在加热腔室30内进行加热。这就无需对刻蚀腔室20既进行加热，还进行冷却，节约了对刻蚀腔室20进行加热和冷却的时间，这就提高了半导体器件的生产效率。半导体器件的制备方法包括S1、S2、S3。S1、S2、 S3详细介绍如下。
S1，请参阅图3，提供独立设置的刻蚀腔室20与加热腔室30。
S2，将半导体器件10输送至刻蚀腔室20内进行刻蚀。
S3，将刻蚀后的半导体器件10输送至加热腔室30内进行加热。
本申请中，通过设置独立的刻蚀腔室20与加热腔室30，可以使得刻蚀腔室 20只进行半导体器件10的刻蚀过程，加热腔室30只进行半导体器件10的加热过程，加热腔室30可以长期保持在需要加热的温度。这就无需对刻蚀腔室20 既进行加热，还进行冷却，避免了对刻蚀腔室20反复进行升温和降温，节约了刻蚀腔室20的加热升温时间和冷却降温时间，这就提高了半导体器件的生产效率。而且本申请也无需在刻蚀腔室20内集成加热模块，刻蚀腔室20的结构简单。本申请可以将原集成在刻蚀腔室20内的加热模块移动到本申请的加热腔室 30内，工艺简单。
可以理解的是，刻蚀腔室20升温过程的时间是整个加热过程时间的50％左右，升温的时间较长。本申请使得刻蚀腔室20的温度保持在刻蚀温度，加热腔室30的温度保持在加热温度，刻蚀腔室20和加热腔室30均无需反复升温和降温，这就至少可以节约50％的加热时间，这就解决了由于升温过程和降温过程时间较长所导致的半导体器件的制备时间较长的技术问题。
可以理解的是，刻蚀腔室20与加热腔室30可以连通，但是刻蚀腔室20内的环境与加热腔室30内的环境不共享。或者，刻蚀腔室20与加热腔室30不连通，通过外界的输送装置将半导体器件10从刻蚀腔室20内输送至加热腔室30 内。
在一个具体的实施例中，制备方法还包括：
请继续参阅图3，提供独立设置的冷却腔室40。
将加热后的半导体器件10输送至冷却腔室40内进行冷却。可以理解的是，半导体器件10需要冷却到室温，如25°左右。
本申请中，通过设置独立的冷却腔室40，使得冷却腔室40与加热腔室30 分离，可以使得加热后的半导体器件10在冷却腔室40内进行冷却，冷却腔室 40只进行冷却过程，冷却腔室40内可以长期保持在需要冷却的温度，这使得加热腔室30和冷却腔室40不会相互干扰，既提高了半导体器件10的加热效率，又提高了半导体器件10的冷却效率，提升了半导体器件的生产效率。
从而，本申请的半导体器件10在独立的刻蚀腔室20内进行刻蚀，在独立的加热腔室30内进行加热，在独立的冷却腔室40内进行冷却，各个过程互不影响，半导体器件10进行的各个过程无缝斜街，节约相邻两个过程之间的无效时间，如可以节约刻蚀过程与加热过程之间的升温过程的时间，可以节约加热过程与冷却过程之间相互影响的时间。
可以理解的是，刻蚀腔室20、加热腔室30以及冷却腔室40是3个不同的腔室。刻蚀腔室20内只进行半导体器件10的刻蚀，加热腔室30内只进行半导体器件10的加热，冷却腔室40只进行半导体器件10的冷却。3个腔室都只进行一个种类的工作过程。
冷却腔室40与加热腔室30可以连通，但是冷却腔室40内的环境与加热腔室30内的环境不共享。或者，冷却腔室40与加热腔室30不连通，通过外界的输送装置将半导体器件10从加热腔室30内输送至冷却腔室40内。
在一个具体的实施例中，半导体器件10的刻蚀时间为第一时间，半导体器件10的加热时间为第二时间，半导体器件10的冷却时间为第三时间，第一时间、第二时间以及第三时间中的任意两个时间的比值在预设比值范围内。
从而，本申请通过控制第一时间、第二时间以及第三时间中的任意两个时间的比值在预设比值范围内，可以按照预设时间对半导体器件10进行刻蚀、加热以及冷却过程，可以实现有效控制各个过程之间的时间差，提高了三维存储器的生产效率。
在一个具体的实施例中，预设比值范围为0.9-1.1。从而，第一时间、第二时间以及第三时间能够近乎达到一样，半导体器件10的刻蚀过程、加热过程以及冷却过程可以几乎同时进行，各个过程之间几乎没有时间差，如当前批次的半导体器件10在加热腔室30内的加热过程结束后，需要进入到冷却腔室40时，上一个批次的半导体器件10刚好结束冷却过程，当前批次的半导体器件10可直接进入到冷却腔室40，下一个批次的半导体器件10几乎完成了刻蚀过程，下一个批次的半导体器件10可以直接进入到加热腔室30，此种无缝斜街的过程将大大地提高了半导体器件的生产效率。本申请中，半导体器件10的刻蚀过程、加热过程以及冷却过程可以连续进行，无需等待。本申请还解决了传统的制备方法中半导体器件10的刻蚀时间、加热时间以及冷却时间差距较大所导致的相邻的两个制程之间存在时间差，进而导致半导体器件的生产效率较低的技术问题。
可选地，预设比值为1。也就是说，第一时间、第二时间以及第三时间相等。一个批次半导体器件10的刻蚀时间、加热时间以及冷却时间相等。刻蚀腔室20、加热腔室30以及冷却腔室40内均没有空闲的时间，刻蚀腔室20、加热腔室30 以及冷却腔室40的有效利用率高，无效的时间少，减少了整个制备过程的时间，提高了半导体器件的生产效率。
在一个具体的实施例中，加热腔室30内的加热温度大于等于300°。大于等于300°的加热温度可以有效去除刻蚀后的半导体器件10上的水汽、有机物等残留的气体。
在一个具体的实施例中，冷却腔室40内为惰性气氛。冷却腔室40内的惰性气氛既可以实现冷却腔室40的冷却效果，也可以避免半导体器件10的氧化，如可以避免对硅材质的衬底101的氧化。惰性气氛可选为氮气(N2)气氛。
请参阅图4-图7，在一个具体的实施例中，半导体器件10为三维存储器。半导体器件10进行刻蚀的过程为在半导体器件10上形成沟道孔50的过程。即半导体器件10在刻蚀后，可以在半导体器件10上形成沟道孔50。这里所说的沟道孔50可以为在三维存储器上的沟道孔50。
请参阅图4-图5，三维存储器包括衬底101与设于衬底101上的堆叠结构 102，堆叠结构102为绝缘层102a与栅极牺牲层102b交替层叠的叠层，沟道孔 50贯穿于堆叠结构102，且露出衬底101(图5)。
衬底101的材质例如为硅，当然还可以为其他含硅的衬底101，例如绝缘体上有硅(Silicon On Insulator，SOI)、SiGe、Si:C等，该衬底101内可通过离子注入等工艺形成了器件所需的p-型/n-型或深或浅的各种势阱。堆叠结构102为绝缘层102a和栅极牺牲层102b交替层叠的叠层。可以采用化学气相沉积 (Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition， ALD)或其他合适的沉积方法，依次在衬底101上交替沉积。绝缘层102a例如由氧化硅构成，栅极牺牲层102b例如由氮化硅构成，其会在后续工艺中会被金属替换而作为栅极层。本实施例中，堆叠结构102以O/N/O(氧化硅作为绝缘层102a，氮化硅作为栅极牺牲层102b)的3层堆叠结构102。当然，本发明的堆叠结构102并不仅仅局限于上述的3层结构，还可以为其他不同于3层的多层结构，具体以实际的需求设置。绝缘层102a还可以为氮氧化硅等，栅极牺牲层102b还可以为无定型硅、多晶硅、氧化铝等。沟道孔50贯穿堆叠结构 102到达衬底101。
在一个具体的实施例中，半导体器件10在冷却腔室40内冷却之后，制备方法还包括：
请参阅图6，在沟道孔50内形成外延结构60。这里所说的外延结构60可以为三维存储器的沟道孔50内的外延结构60。
从而，本申请在对半导体器件10进行预清洁之后，外延结构60可以较好地形成在沟道孔50内。这里所说的半导体器件10的预清洁可以为三维存储器的预清洁，如沟道孔50的预清洁。
在一个具体的实施例中，制备方法还包括：
请参阅图7，在沟道孔50的侧壁形成电荷存储层70；
在电荷存储层70与外延结构60上形成沟道层80，沟道层80与外延结构 60连接。
可以理解的是，电荷存储层70包括沿沟道孔50的侧壁向孔中心的阻挡绝缘层、电荷捕获层和隧穿绝缘层。阻挡绝缘层和隧穿绝缘层的示例性材料为氧化硅，电荷捕获层的示例性材料为氮化硅因此，电荷存储层70形成了多晶硅- 氧化硅-氮化硅-氧化硅(ONO)的叠层结构。可以理解的是，这些层可以选择其他材料。电荷存储层70的形成方式可以通过常用的原子层沉积工艺(Atomic Layer Deposition，ALD)、化学气相沉积(Chemical VaporDeposition，CVD)等来沉积。外延结构60的示例性材料为硅，但不限于此。沟道层80的示例性材料为硅，但不限于此。
除了上述的半导体器件的制备方法。本发明还提供一种半导体器件的制备装置。
请继续参阅图3，制备装置包括独立设置的刻蚀腔室20与加热腔室30，刻蚀腔室20用于对半导体器件10进行刻蚀，加热装置用于对刻蚀后的半导体器件10进行加热。
本申请的制备装置通过设置独立的刻蚀腔室20与加热腔室30，可以使得刻蚀腔室20只进行半导体器件10的刻蚀过程，加热腔室30只进行半导体器件10 的加热过程，加热腔室30可以长期保持在需要加热的温度。这就无需对刻蚀腔室20既进行加热，还进行冷却，避免了对刻蚀腔室20反复进行升温和降温，节约了刻蚀腔室20的加热升温时间和冷却降温时间，这就提高了半导体器件的生产效率。而且本申请也无需在刻蚀腔室20内集成加热模块，刻蚀腔室20的结构简单。本申请可以将原集成在刻蚀腔室20内的加热模块移动到本申请的加热腔室30内，工艺简单。
制备装置还包括独立设置的冷却腔室40，冷却腔室40用于对加热后的半导体器件10进行冷却。
从而，本申请的制备装置通过设置独立的冷却腔室40，使得冷却腔室40与加热腔室30分离，可以使得加热后的半导体器件10在冷却腔室40内进行冷却，冷却腔室40只进行冷却过程，冷却腔室40内可以长期保持在需要冷却的温度，这使得加热腔室30和冷却腔室40不会相互干扰，既提高了半导体器件10的加热效率，又提高了半导体器件10的冷却效率，提升了半导体器件的生产效率。
请参阅图8，在一个具体的实施例中，制备装置还包括第一惰性输送管路 110和第二惰性输送管路120，第一惰性输送管路110连通刻蚀腔室20与加热腔室30，第二惰性输送管路120连通加热腔室30和冷却腔室40，刻蚀后的半导体器件10通过第一惰性输送管路110输送至加热腔室30，加热后的半导体器件10通过第二惰性输送管路120输送至冷却腔室40。可以理解的是，第一惰性输送管路110和第二惰性输送管路120内的环境均为惰性环境。半导体器件10 在刻蚀腔室20内刻蚀时，或者半导体器件10在加热腔室30内加热时，或者半导体器件10在冷却腔室40内冷却时，第一惰性输送管路110不连通，第二惰性输送管路120不连通，刻蚀腔室20内的环境与加热腔室30内的环境不共享，加热腔室30内的环境与冷却腔室40内的环境不共享。半导体器件10在从刻蚀腔室20运送至加热腔室30内时，第一惰性输送管路110连通；半导体器件10 在从加热腔室30运送至冷却腔室40内时，第二惰性输送管路120连通。
也就是说，刻蚀腔室20、加热腔室30与冷却腔室40互相不干扰，通过第一惰性输送管路110和第二惰性输送管路120可以实现半导体器件10在惰性环境中的输送，进而完成三维存储器的制备。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，包括：
提供独立设置的刻蚀腔室与加热腔室；
将半导体器件输送至所述刻蚀腔室内进行刻蚀；
将刻蚀后的所述半导体器件输送至所述加热腔室内进行加热。
2.根据权利要求1所述的制备方法，其特征在于，所述制备方法还包括：
提供独立设置的冷却腔室；
将加热后的所述半导体器件输送至所述冷却腔室内进行冷却。
3.根据权利要求2所述的制备方法，其特征在于，所述半导体器件的刻蚀时间为第一时间，所述半导体器件的加热时间为第二时间，所述半导体器件的冷却时间为第三时间，所述第一时间、所述第二时间以及所述第三时间中的任意两个时间的比值在预设比值范围内。
4.根据权利要求3所述的制备方法，其特征在于，所述预设比值范围为0.9-1.1。
5.根据权利要求1所述的制备方法，其特征在于，所述加热腔室内的加热温度大于等于300°。
6.根据权利要求2所述的制备方法，其特征在于，所述冷却腔室内为惰性气氛。
7.根据权利要求2所述的制备方法，其特征在于，所述半导体器件为三维存储器，“将半导体器件输送至所述刻蚀腔室内进行刻蚀”包括：
对所述半导体器件进行刻蚀，以在所述半导体器件上形成沟道孔；
所述半导体器件在所述冷却腔室内冷却之后，所述制备方法还包括：
在所述沟道孔内形成外延结构。
8.一种半导体器件的制备装置，其特征在于，包括：
独立设置的刻蚀腔室与加热腔室，所述刻蚀腔室用于对半导体器件进行刻蚀，所述加热装置用于对刻蚀后的所述半导体器件进行加热。
9.根据权利要求8所述的制备装置，其特征在于，所述制备装置还包括独立设置的冷却腔室，所述冷却腔室用于对加热后的所述半导体器件进行冷却。
10.根据权利要求9所述的制备装置，其特征在于，所述制备装置还包括第一惰性输送管路和第二惰性输送管路，所述第一惰性输送管路连通所述刻蚀腔室与所述加热腔室，所述第二惰性输送管路连通所述加热腔室和所述冷却腔室，刻蚀后的所述半导体器件通过所述第一惰性输送管路输送至所述加热腔室，加热后的所述半导体器件通过所述第二惰性输送管路输送至所述冷却腔室。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102768971A (zh) * 2012-07-04 2012-11-07 上海华力微电子有限公司 一种消除晶体状凝结缺陷的刻蚀机台
CN109906500A (zh) * 2016-10-07 2019-06-18 应用材料公司 选择性的SiN侧向内凹
CN111554590A (zh) * 2020-04-16 2020-08-18 上海陛通半导体能源科技股份有限公司 半导体填孔真空系统及填孔方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102768971A (zh) * 2012-07-04 2012-11-07 上海华力微电子有限公司 一种消除晶体状凝结缺陷的刻蚀机台
CN109906500A (zh) * 2016-10-07 2019-06-18 应用材料公司 选择性的SiN侧向内凹
CN111554590A (zh) * 2020-04-16 2020-08-18 上海陛通半导体能源科技股份有限公司 半导体填孔真空系统及填孔方法

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