CN112233984A - 形成半导体器件的方法以及系统 - Google Patents

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Abstract

本公开描述了用于管理形成在半导体晶圆上的部件的平坦化的技术。所公开的技术通过调整在晶圆表面上的各个区域内形成的微凸块的图案密度来实现在晶圆表面上形成的微凸块结构的相对平坦化。可以增大或减小在给定晶圆表面区域内形成的微凸块的表面面积尺寸，以改变图案密度。可以将伪微凸块插入给定晶圆表面区域以增加图案密度。本发明的实施例还涉及形成半导体器件的方法以及系统。

Description

形成半导体器件的方法以及系统
技术领域
本发明的实施例涉及形成半导体器件的方法以及系统。
背景技术
在倒装芯片技术中，相对于形成在晶圆上的集成电路(“IC”)，金属焊盘形成在IC晶圆的上表面上。焊料凸块或铜凸块沉积在金属焊盘上。然后从晶圆上切割IC成IC管芯。切割的IC管芯被翻转并放置在载体衬底上，使得焊料凸块面向载体衬底上的连接件。然后，例如使用热超声接合或可选地回流焊工艺来重新熔化焊料凸块，使得IC牢固地耦合到载体衬底。在熔化的焊料凸块和连接件之间形成电连接。用电绝缘胶IC底部填充IC管芯和下面的载体衬底之间的小间隔。
扇出晶圆级封装件(“WLP”)可以用于封装一个管芯、并排的多个管芯、或者以层叠封装(“POP”)垂直配置的多个管芯。以扇出WLP方式的POP配置是通过垂直连接多个管芯的互连部件(诸如通孔)实现的。
在扇出WLP中，将测试合格的管芯放置在载体晶圆上。形成互连部件的层，其将管芯连接到相关联的I/O焊盘并且在各个互连的层本身之间。通过晶圆级工艺形成互连，其中使用的光刻胶和光刻工艺与前端晶圆制造工艺类似。因此，需要管理连续互连的层之间或之中的垂直对准。
CoWoS是一种在硅中介层上并入并排的多个IC块或小芯片的晶圆级多芯片封装技术，以实现更好的互连密度和性能。小芯片通过微凸块接合在硅中介层上，形成晶圆上芯片(CoW)。然后，CoW随后被减薄，使得TSV贯通孔被暴露。在硅中介层的另一侧上形成Cu凸块。然后将硅中介层单片化以获取IC管芯。通过将IC管芯接合到封装件衬底上来完成CoWoS封装件。
倒装芯片技术、扇出WLP技术或CoWoS技术、或者涉及用连接件将金属凸块/球耦合到载体衬底的类似技术，通常需要金属凸块/球的侧面上和在载体衬底的侧面上的非常平坦的安装表面。难以布置或维持金属凸块/球的侧面的平面化。金属凸块/球上的不平坦高度可能导致冷接头，即，与载体衬底上的连接件分离的金属凸块/球。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：接收形成在晶圆的表面上的多个部件的第一布局数据，表面包括在第一划分层级下的多个格栅区域；确定在第一划分层级下的多个格栅区域中的每个的初始图案密度值；通过调整多个格栅区域中的第一格栅区域的初始图案密度值来获取第一格栅区域的计划图案密度值，第一格栅区域的初始图案密度值基于第一划分层级下的多个格栅区域中的第二格栅区域的初始图案密度值；基于计划图案密度值来确定第一格栅区域的第二布局数据；以及至少部分地基于第一格栅区域的第二布局数据在晶圆的表面上形成多个部件。
本发明的另一实施例提供了一种形成半导体器件的系统，包括：晶圆处理工具，配置为在晶圆表面上形成多个连接部件；数据库，配置为存储多个连接部件的设计数据；以及基于处理器的控制器，可操作的控制晶圆处理工具以在晶圆表面上形成多个连接部件，包括以下动作：在第一划分层级下将晶圆表面划分为第一多个格栅区域；确定第一多个格栅区域中的第一格栅区域的第一图案密度值；基于第一多个格栅区域中的第二格栅区域的第二图案密度值来调整第一格栅区域的第一图案密度值；基于调整后的第一格栅区域的第一图案密度值来确定第一格栅区域的布局数据；和至少部分地基于第一格栅区域的布局数据来控制晶圆处理工具，以在晶圆的表面上形成多个连接部件。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：接收形成在第一衬底的表面上的多个离散导电结构的第一布局数据，多个离散导电结构包括形成在表面上的第一格栅区域中的第一离散导电结构；确定第一格栅区域的图案密度值；确定第一离散导电结构的高度值；基于第一离散导电结构的高度值来调整第一格栅区域的图案密度值；基于调整后的图案密度值来确定第一格栅区域的布局；以及至少部分地基于第一格栅区域的布局在表面上形成多个离散导电结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是示例性晶圆级封装件；
图2A至图2C示出了将两个晶圆耦合在一起的示例场景；
图3是示例性系统；
图4是示例性控制器；
图5是示例性控制器的操作过程；
图6是示例性用于实施控制器的计算机系统；
图7是示例性晶圆表面的分隔格栅；以及
图8是示例性具有下采样路径和上采样路径的图案密度平滑操作。
具体实施方式
本公开描述了用于管理形成在半导体晶圆上部件的平坦化的技术。公开技术的发明人观察到在给定表面采样区域内形成的微凸块结构的密度(称为“图案密度”)与在给定表面区域内形成的微凸块的高度之间的相关性。图案密度是指在表面区域中形成的微凸块的总表面面积与表面采样区域的表面面积的比率。所公开的技术通过调整在晶圆表面上的各个区域内形成的微凸块的图案密度，来实现在晶圆表面上形成的微凸块结构的相对平坦化。图案密度可以通过各种方式进行调整。例如，可以扩大或减小在给定晶圆表面区域内形成的微凸块的表面面积尺寸，以改变图案密度。在另一个示例中，可以将伪微凸块插入给定晶圆表面区域中以增加图案密度。
首先从晶圆表面上的微凸块的物理布局设计信息获取采样区域的图案密度信息。在特定采样中，将布局划分为一定尺寸的多个采样区域。获取每个采样区域的图案密度信息。
在获取每个采样区域的图案密度信息之后，进行图案密度计划操作以调整或“计划”每个采样区域中的图案密度。计划包括局部校正操作和全局校正操作。局部校正操作包括局部卷积操作，以基于相邻采样区域的图案密度信息来平滑或“模糊”采样区域的图案密度信息。在一个实施例中，通过高斯滤波器和梯度感知校正内核来实施平滑操作。可以使用各种标准来选择相邻采样区域。在一个实施例中，使用3×3池标准，其中目标采样区域和八个围绕采样区域形成3×3池块(patch)。基于高斯平滑下八个围绕采样区域的图案密度来平滑目标采样区域的图案密度。池块也可以定义为4×4、5×5、6×6或者其他的池块尺寸。
可以以不同的采样尺寸按照下采样路径执行局部卷积操作，下采样路径中采样区域的尺寸顺序增大。首先，通过包含在较大采样区域中的较小尺寸的采样区域的平滑/校正后的图案密度的平均池，来获取较大采样区域的图案密度。在获取每个较大采样区域的初始图案密度信息之后，进行局部卷积操作以平滑获取的初始图案密度。
全局校正按照上采样路径，上采样路径中采样区域的尺寸顺序减小。通过上采样路径或者全局校正，将较大采样区域的平滑后的图案密度信息并入到校正较小采样区域的部件密度。
对于局部校正或全局校正，使用下密度边界和上密度边界来限制图案密度的调整。当采样区域的期望图案密度校正超出下密度边界或上密度边界时，可以将伪微凸块部件添加到采样区域或其他采样区域，以影响采样区域或其他采样区域中的图案密度。
在针对整个晶圆校正或计划了微凸块的图案密度之后，使用这种校正后的图案密度信息来更新晶圆上的微凸块的布局设计。基于更新的布局设计在晶圆上形成微凸块。
图1是示例性CoWoS封装件10。封装件10包括管芯100和封装件衬底102。管芯100包括并排放置在硅中介层110上的小芯片106、104，形成晶圆上芯片(CoW)管芯。硅中介层110包括金属重分布层(“RDL”)112，金属重分布层112包括面对小芯片106、104的多个金属层。在一个实施例中，金属RDL112包括三个铜镶嵌层和一个铝层。小芯片106、104通过多个微凸块120各自连接到金属RDL112。在一些实施例中，微凸块120包括两个部分122、124。部分122形成在小芯片106、104的表面上。部分124形成在RDL112的表面上。部分122、124通过例如回流工艺耦合在一起以形成微凸块120。在一些实施例中，部分122、124中的每个可包括芯片连接(“C2”)凸块，例如Cu柱和Cu柱上方的焊料帽。在一个实施例中，微凸块120仅包括部分122或部分124中的一个。硅中介层110包括贯通硅通孔(“TSV”)130，以将RDL112连接到硅中介层110的底面132上的连接部件，例如C4凸块142。
管芯100通过受控的塌陷芯片连接“C4”凸块142连接到封装件衬底102的上表面140。按照凸块下金属、阻挡覆盖和焊料凸块掩模的顺序，在硅中介层的底面132上形成C4凸块。
焊料球144形成在封装件衬底102的底面146上。CoWoS封装件10通过焊料球144连接到印刷电路板(“PCB”)150。
在图1中，为了简单和说明目的，连接凸块、球120、142、144被示为耦合到平坦表面，这不限制本公开的范围。图2A至图2C示出了具有连接凸块/球204、234的第一晶圆202、232可以与具有各种相应的连接结构214、224、244的第二晶圆212、222、242耦合。例如，图2A示出第二晶圆212包括连接焊盘部件214以连接到第一晶圆202的连接凸块/球204。连接焊盘214可以包括比连接凸块/球204更大的界面表面。图2B示出第二晶圆222包括连接引线部件224以连接到第一晶圆202的连接凸块/球204。连接焊盘214可以包括比连接凸块/球204更小的界面表面，并且可以当第一晶圆202和第二晶圆222耦合在一起时被嵌入在连接凸块/球204的焊料材料(用虚线示意性地示出)内。图2C示出了第一晶圆232在同一表面上包括不同类型的连接焊盘部件234、236，以连接到第二晶圆242上的相应的连接结构246、244。在图2A至图2C的所有示例中，第一晶圆204、232上的连接凸块/球204、234、236的高度H1(仅在图2A中示出)与第二晶圆212、222、242上的连接结构214、224、244、246的高度H2(仅在图2A中示出)协调，以完善第一晶圆202、232与相应的第二晶圆212、222、242之间的连接。高度H1或高度H2的缺陷可能导致冷接头问题，其中相关的连接凸块204、234、236没有与相应的连接结构214、224、244、246正确接触或耦合。
在许多应用场景中，完善的高度H1意味着对应的第一晶圆202、232上的所有连接凸块/球204、234、236基本上处于同一水平。完善的高度H2意味着对应的第二晶圆212、222、242上的所有连接结构214、224、244、246基本上处于同一水平。然而，本公开不限于该示例。在其他示例中，在连接凸块/球平坦化设计中将高度H1和相应的高度H2一起考虑，并且同一第一晶圆204上的连接凸块/球204、234、236可以具有不同的高度H1，尤其是当相应的第二晶圆212、222、242上的连接结构214、224、244、246包括不同的高度H2。这里描述的技术可以用于设计和形成具有期望的高度H1、H2的第一晶圆上的连接凸块/球和/或第二晶圆上的连接结构。
图3是示例性部件制造系统300。控制系统300包括制造控制器310、部件数据库320和制造工具集330。制造工具集330包括用于在晶圆上形成部件的各种工艺的各种工具。例如，为了在晶圆表面上形成微凸块，工具集330可以包括用于实施晶种层溅射、光刻胶图案化、电镀、光刻胶去除、晶种层蚀刻、连接凸块回流、助焊剂清洗等的工具。可以在形成微凸块的工艺中通过制造控制器控制一个或多个工具。例如，控制器310可以控制扫描仪机器332以图案化形成在晶圆202上的晶种层354上方的光刻胶层352，使得以期望的方式暴露晶种层以在其上形成微凸块。例如，在一个实施例中，控制器310可以控制扫描仪以在光刻胶层352中形成具有受控侧向表面尺寸D1的孔356，以暴露出下面的晶种层354。孔356的受控尺寸D1与在孔356中形成的例如微凸块的导电结构(为了简化未示出)的高度相关。这样，通过控制形成在光刻胶层352中的孔356的尺寸D1，控制器310控制微凸块的高度。在另一个示例中，控制器310还可以控制形成在光刻胶层上的孔356的数量和/或位置，从而控制微凸块的数量和位置。
部件数据库320可以存储形成在半导体晶圆上的部件的层的数据。例如，部件数据库320可以存储在前端(“FEOL”)、中端(“MEOL”)、后端(“BEOL”)制造工艺中形成的层的集成电路布局的数据、在封装工艺(例如形成C4凸块)中形成的部件的布局、和/或在准备用于封装工艺(例如，形成TSV或微凸块)的晶圆/管芯时形成的部件的布局。在一个实施例中，部件数据库320中的数据采用图形数据库系统(“GDS”)的格式，例如GDSII、OASIS或OASIS.MASK。部件数据库320可以包括用于形成在晶圆上的不同层的多种不同格式的部件布局数据。另外，控制器310可以与用于不同半导体制造工艺的不同层的多个不同部件数据库320一起工作。例如，以OASIS.MASK格式创建的布局数据可以针对光刻胶形成的控制是专用的。
控制器310、部件数据库320和工具集330可以通过网络340彼此电耦合或通信耦合。网络340可以是任何有线或无线网络、例如互联网、内联网、蜂窝网络、短距离无线通信、近场通信和其他合适的网络。控制器310和部件数据库320中的每个可以由一个或多个物理计算机或者由一个或多个虚拟机实现。控制器310或部件数据库320的功能可以由单个物理或虚拟计算设备或者由分布式计算环境中的多个物理或虚拟设备来实现。
图4示出了示例性控制器310的细节。参照图4，控制器310包括处理单元410和存储单元420。在一个实施例中，处理单元410可以是专用指令集处理器(ASIP)，其被具体配置并且包含用于控制半导体晶圆制造工艺的特定指令集。例如，处理单元410的指令集被定制为有益于高效和快速处理控制晶圆制造工艺的特定应用上的指令。处理单元410还可以包括可配置指令集，使得处理单元410可以与用于控制不同制造工艺或不同层布局的不同半导体产品的不同部件数据库一起工作。例如，处理单元410可以包括专用于不同静态逻辑和/或可配置逻辑的多个核。
存储单元420可以是系统存储器，除了其他以外，其存储专用于各自实施的功能和/或应用的专用指令。例如，专用指令专用为单独的模块，以实施图案提取单元422、密度计划单元424、部件布局校正单元430，布局生成单元434和实施单元436。密度计划单元424可以包括参考计划单元426和伪结构计划单元428。部件布局校正单元430可以包括规则引擎432或者可以与规则引擎432一起工作。
控制器310还可以包括接口单元440、通信单元450和其他组件460。接口单元440可以包括使得操作员输入能够通过控制器310接收的任何人机接口设备和相关组件。通信单元450可以包括使控制器310能够与部件数据库320和/或工具集330通信的任何机器对机器通信设备，例如，RF组件或有线数据端口。
图案提取单元422、密度计划单元424、部件布局校正单元430、布局生成单元434和实施单元436每个包括专用计算机可执行指令。当由处理单元410执行时，这些指令将处理单元410配置为实施图案提取单元422、密度计划单元424、部件布局校正单元430、布局生成单元434和实施单元436中的每个的功能。
控制器310及其组件可以驻留在单个计算设备中、或者可以驻留在分布式计算环境中一起工作的多个计算设备中。例如，处理单元和图案提取单元422、密度计划单元424、部件布局校正单元430、布局生成单元434和实施单元436可以驻留在不同的计算设备，并且可以一起工作以实现虚拟控制器310。虚拟控制器310可以包括多个层上的虚拟化，例如应用层虚拟机和虚拟存储。
图5示出了控制器310的操作500。在图5中，示例性微凸块“μ凸块”形成工艺用于说明控制器310的操作。应当理解，控制器310及其组件或功能可以用于控制晶圆上其他层或部件的形成。例如，可以使用类似的操作来控制其他C2凸块、C4凸块或焊球在管芯、载体晶圆、中介层衬底、或者甚至PCB上的形成。
示例性微凸块形成工艺开始于接收一个已完成前端制造工艺(包括FEOL、MOL和BEOL工艺)的晶圆。在所接收的晶圆(例如，图3的晶圆202)上，晶种层溅射、光刻胶图案化、电镀、光刻胶去除、晶种层蚀刻、回流和助焊剂清洁的一系列操作，以完成微凸块形成。在形成微凸块之后，可以将晶圆切割成管芯以完成封装工艺。
操作500可以用于控制光刻胶图案化工艺，光刻胶图案化工艺确定在晶种层上形成的微凸块的尺寸和位置。
在示例性操作510中，控制器310从部件数据库320获取关于微凸块的GDS数据。GDS数据基于适用于晶圆的芯片产品设计和制造工艺设计来提供微凸块的布局设计。
在示例性操作520中，图案密度提取单元422获取形成在各种表面格栅区域上的微凸块的图案密度。例如，将要形成微凸块的晶圆202的目标表面被分割成例如基本上相同尺寸的多个格栅区域。微凸块的布局映射到每个格栅区域中以获取要在每个格栅区域中形成的微凸块的数量、类型和/或尺寸。对于每个格栅区域获取微凸块的图案密度。在一个实施例中，基于格栅区域中的微凸块的总表面面积与格栅区域的表面面积之间的比率来评估格栅区域的图案密度。可以选择微凸块的表面面积作为微凸块的顶面的面积、微凸块的底面的面积或顶面与底面之间的截面的面积、或者它们的任意组合或取平均值。
以下算法(1)可以用于计算图案密度：
Figure BDA0002512932020000091
其中，w表示格栅区域的尺寸，ρ表示图案密度，M是位置(x,y)的函数。M取值为0或1，其中值“0”表示没有图案，值“1”表示在位置(x,y)处有图案。
在一个实施例中，对于每个格栅区域，部件密度值的评估还考虑围绕格栅区域的外围区域。考虑格栅区域的外围区域有助于消除由晶圆202的目标表面的任意划分到格栅区域中引起的任意噪声或不一致性。例如，在一个实施例中，可以在目标表面的横向X-Y平面的x轴和y轴方向上使用子像素平滑技术，以通过考虑外围区域部件来增强目标格栅区域的图案密度评估。以下算法(2)可以用于实现子像素平滑：
Figure BDA0002512932020000092
在示例性操作530中，密度计划单元424调整每个格栅区域的图案密度。在一个示例中，基于相邻格栅区域的图案密度来确定调整。即，给定格栅区域的图案密度值是基于相邻格栅区域的图案密度值来被“平滑”或“平均”。可以使用任何平均或平滑技术，并且所有平均或平滑技术都包括在本公开中。在一个实施例中，可以使用高斯平滑和梯度感知校正内核来模糊或平滑掉格栅区域与相邻格栅区域之间的图案密度差异。在数学上，通过将格栅区域的图案密度值与高斯函数进行卷积来实施高斯平滑。梯度感知校正内核与高斯平滑一起使用，以减少相邻格栅区域之间的图案密度差异。
基于相邻格栅区域的图案密度平滑可以在划分或格栅化的目标表面的多个层级上进行。可以以顺序方式进行在不同格栅化层级上的图案密度平滑操作。从先前的格栅化层级获取的图案平滑化结果可以以序列被并入用于随后的格栅化层级的图案平滑化操作中。在下采样路径或序列中，格栅区域的尺寸(“格栅尺寸”)保持增加。在上采样路径或序列中，格栅尺寸保持减小。
在示例性操作530中，下采样路径或上采样路径中的一个或多个可用于实施图案密度平滑。在同时使用下采样路径和上采样路径的情况下，选择下采样路径和上采样路径之间的顺序。选择可以基于分配给全局校正方法和局部校正方法的权重。当确定基于局部相邻区域的图案密度信息的校正或平滑(“局部校正”)比基于较大部分晶圆的图案密度信息的校正或平滑(“全局校正”)更重要时，在上采样路径之前执行下采样路径。另一方面，当确定全局校正比局部校正更重要时，在下采样路径之前执行上采样路径。可以基于特定集成电路的产品或工艺设计或者其他半导体产品来确定全局校正还是局部校正更重要，所有这些都包括在本公开的范围内。
在一些示例中，伪结构计划单元428可以在密度计划中向区域中添加伪凸块或者从区域中去除伪凸块。伪凸块是由与微凸块结构类似或相同的材料和工艺制成的结构，而伪凸块不用于电连接目的。例如，除了由一个或多个现有的微凸块提供的电连接之外，伪凸块不提供第一晶圆202与第二晶圆212、222之间的附加电连接。在区域上添加或去除伪凸块将增加或减小其图案密度。在一个实施例中，在同一区域中，例如伪凸块表面尺寸的尺寸可以与微凸块表面尺寸不同。在一些实施例中，基于在操作520中确定的微凸块的图案密度值来进行伪凸块的添加或去除。例如，如果区域的图案密度值低于区域的期望值，则可以向区域添加一个或多个伪凸块。该区域的值低于该区域的期望值。如果区域的图案密度值大于区域的期望值，则可以从区域去除一个或多个伪凸块。
在从区域添加或去除伪凸块之后，可以再次进行图案密度平滑操作以计划图案密度。
在一个实施例中，也可以基于第二晶圆212、222的相应的连接部件214、224来进行第一晶圆202上的微凸块204的图案密度计划或调整。例如，在第二晶圆212、222上的连接部件214、224具有不平坦的高度H2的情况下，第一晶圆202上相应的微凸块204也具有不平坦的高度H1，使得每个微凸块204可以正确地连接到相应的连接部件214、224。例如，具有较大高度H2的连接部件214与具有较小高度H1的微凸块204相匹配，而较小高度H2的连接部件214与具有较大高度H1的微凸块204相匹配。参考计划单元426可以获取相应的第二晶圆212、222的高度H2信息，并基于所获取的高度H2信息来确定匹配的高度H1信息。匹配高度H1信息(例如，微凸块204之间的高度变化)可以用于调整每个格栅区域的图案密度，因为图案密度与微凸块202的高度相关。
在基于参考计划单元426的操作调整每个格栅区域的图案密度之后，可以再次进行图案密度平滑操作以计划图案密度。可以迭代地进行示例性操作520、530，直到实现各个和每个区域的期望图案密度值、或者直到满足终止迭代的其他条件为止。例如，当迭代的轮次的总数已达到阈值时，可以终止迭代。
在示例性操作540中，部件布局校正单元430可以基于计划的格栅区域的图案密度来调整形成在第一晶圆202上的微凸块204的布局。调整可以包括调整每个格栅区域中的每个微凸块202的表面尺寸。注意，将格栅区域的图案密度确定为格栅区域中的微凸块的总表面面积与格栅区域的表面面积之间的比率。在一些实施例中，基于计划的格栅区域的图案密度来确定或调整格栅区域中的微凸块的表面面积。例如，格栅区域的较高图案密度通常指示格栅区域中的微凸块的总表面面积较大。在格栅区域A和格栅区域B具有相同的计划图案密度并且格栅区域A具有比格栅区域B更少的微凸块的情况下，格栅区域A中的微凸块的表面面积将大于格栅区域B中的微凸块的表面面积。在格栅区域A和格栅区域B具有相同数量的微凸块并且格栅区域A具有比格栅区域B更大的图案密度的情况下，格栅区域A中的微凸块的表面面积将大于格栅区域B中的微凸块的表面面积。此外，在图案密度规划中可以从格栅区域添加或去除伪凸块，并且需要在布局校正中实施。
在一些实施例中，部件布局校正单元430还可调整微凸块第一晶圆202的表面上的微凸块的位置。微凸块位置的调整可改变相关格栅区域中的图案密度。微凸块位置的调整可以使相邻格栅区域的图案密度值彼此更一致，使得在相关格栅区域中形成的微凸块的相关高度更一致。
在一个实施例中，部件布局校正单元430可以在调整布局中应用规则。规则可以对微凸块的表面面积或表面尺寸的调整提供限制。例如，规则可以规定微凸块的表面面积不小于阈值，从而确保与相应的连接部件214、224的正确连接。规则还可以规定两个相邻的微凸块之间的间隔不小于阈值，从而避免不期望的短路故障。部件布局校正单元430可以从规则引擎432检索规则。
在示例性操作550中，布局生成单元434调整或生成工艺参数，工艺参数用于实现形成在第一晶圆202上的微凸块204的校正的布局。工艺参数包括与微凸块204的布局有关的任何参数。例如，在形成微凸块的示例场景中，可以根据微凸块的表面面积尺寸和形成在第一晶圆202上的微凸块204的位置来调整光刻胶图案化的参数。
在示例性操作560中，实施单元436基于由布局生成单元434生成的参数在形成微凸块204中控制工具集330。例如，实施单元436可以在形成图案化的光刻胶层中控制扫描仪332的操作，图案化的光刻胶层包括孔356以暴露用于形成微凸块202的晶种层354。由布局生成单元434生成的布局参数来控制孔356的尺寸和位置。
在形成图案化的光刻胶层之后，基于图案化的光刻胶层形成微凸块。例如，微凸块形成在图案化的光刻胶层的孔356中。图5提供了形成微凸块的说明性示例流程，其不限制本公开的范围。
例如，细间距电镀焊料凸块形成在通过图案化的光刻胶层的孔暴露的晶种层上。然后去除光刻胶层。然后，在高于焊料熔点的温度下将晶圆回流，以用下面的金属焊盘完成微凸块的金属互连并且将微凸块从沉积的形状转换为球形，这标志着微凸块形成的完成。在形成微凸块之后将晶圆切割成单独的芯片，然后经历随后的封装工艺，如图2A至图2C的接合程序。一些示例性的回流程序用助焊剂涂覆晶圆、然后在氮气环境中回流晶圆。这样的包含助熔剂的回流程序可以包括助熔剂清洁操作，因为有机助熔剂的分解可以留下残留物并且可以生成挥发物，其是晶圆上的污染物。一些回流程序不涉及助焊剂并且没有助焊剂清洁操作。基于图案化的光刻胶层以形成微凸块的其他程序也是可能的，并且包括在本公开的范围内。
图6示出了适于实施本文所描述的各种实施例的基于处理器的设备604。例如，基于处理器的设备604可以代表客户端、平台、发布者和/或内容提供商的计算系统。虽然不是必需的，但是将在处理器可执行指令或逻辑(诸如由一个或多个处理器执行的程序应用模块、对象或宏)的一般上下文中描述实施例的一些部分。相关领域的技术人员将理解，所描述的实施例以及其他实施例可以利用各种基于处理器的系统配置来实践，包括诸如智能手机和平板计算机的手持设备、可穿戴设备、多处理器系统、基于微处理器的或可编程的消费电子产品、个人计算机(“PC”)、网络PC、小型计算机、大型计算机等。
基于处理器的设备604可以例如采用智能手机或平板计算机的形式，其包括一个或多个处理器606、系统存储器608和系统总线610，系统总线610将包括系统存储器608在内的各种系统组件耦合到处理器606。基于处理器的设备604有时在本文中以单数形式指代，但这并不旨在将实施例限制为单个系统，因为在某些实施例中，将存在涉及的多于一个的系统或其他网络计算设备。市场上可以买到的系统的非限制性示例包括但不限于来自各种制造商的ARM处理器、来自美国英特尔公司的Core微处理器、来自IBM的PowerPC微处理器、来自SunMicrosystems公司的Sparc微处理器、来自Hewlett-Packard公司的PA-RISC系列微处理器、和来自摩托罗拉公司的68xxx系列微处理器。
处理器606可以是任何逻辑处理单元，诸如一个或多个中央处理单元(CPU)、微处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等。除非另有说明，否则图6中所示的各个框的构造和操作是常规设计。结果，如相关领域的技术人员将理解的那样，本文不需要进一步详细描述这样的框。
系统总线610可以采用任何已知的总线结构或体系结构，包括具有存储器控制器、外围总线和局部总线的存储器总线。系统存储器608包括只读存储器(“ROM”)612和随机存取存储器(“RAM”)614。可以形成ROM612的部分的基本输入/输出系统(“BIOS”)616包括诸如在启动期间帮助基于处理器的设备604内的元件之间传递信息的基本例程。一些实施例可以采用用于数据、指令和电源的单独总线。
基于处理器的设备604还可包括一个或多个固态存储器，例如闪存或固态驱动器(SSD)618，其提供计算机可读指令、数据结构、程序模块和基于处理器的设备604的其他数据的非易失性存储。尽管未示出，但是基于处理器的设备604可以采用其他非暂时性计算机或处理器可读介质，例如硬盘驱动器、光盘驱动器或存储器卡介质驱动器。
程序模块可以存储在系统内存608中，诸如操作系统630、一个或多个应用程序632、其他程序或模块634、驱动器636和程序数据638。
应用程序632可以例如包括平移/滚动632a。这样的平移/滚动逻辑可以包括但不限于确定指示器(例如，手指、手写笔、光标)何时和/或何处进入用户界面元素的逻辑，用户界面元素包括具有中央部分和至少一个空白的区域。这样的平移/滚动逻辑可以包括但不限于确定用户界面元素的至少一个元素应呈现移动的方向和速率、以及导致显示器的更新以导致至少一个元素以确定的速率在确定的方向上移动的逻辑。平移/滚动逻辑632a可以例如被存储为一个或多个可执行指令。平移/滚动逻辑632a可以包括处理器和/或机器可执行逻辑或指令，以使用表征指示器移动的数据(例如来自触敏显示器或来自计算机鼠标或轨迹球、或其他用户界面设备的数据)来生成用户界面对象。
系统存储器608还可以包括通信程序640，例如用于允许基于处理器的设备604访问其他系统(诸如如下描述的用户计算系统)、互联网、公司内联网或其他网络上的网站和与其他系统、互联网、公司内联网或其他网络上的网站交换数据的服务器和/或Web客户端或浏览器。所描绘的实施例中的通信程序640是基于标记语言的，诸如超文本标记语言(HTML)、可扩展标记语言(XML)或无线标记语言(WML)，并且与使用添加到文档的数据中以代表文档结构的句法分隔字符的标记语言一起操作。许多服务器和/或Web客户端或浏览器在市场上可以买到，例如来自加利福尼亚的Mozilla公司和华盛顿的Microsoft。
虽然在图6中示出被存储在系统存储器608中，但是操作系统630、应用程序632、其他程序/模块634、驱动器636、程序数据638以及服务器和/或浏览器640可以存储在任何其他的多种非临时处理器可读介质(例如，硬盘驱动器、光盘驱动器、SSD和/或闪存)上。
用户可以例如通过输入设备由指示器(诸如通过触摸屏648由手指644a、触控笔644b、或由控制光标的计算机鼠标或轨迹球644c)来输入命令和信息。其他的输入设备可以包括麦克风、操纵杆、游戏板、平板电脑、扫描仪、生物特征扫描设备等。这些输入设备和其他输入设备(即，“I/O设备”)通过接口646连接到处理器606，诸如将用户输入耦合到系统总线610的触摸屏控制器和/或通用串行总线(“USB”)接口的接口646，尽管可以使用其他接口，诸如并行端口、游戏端口或无线接口或者串行接口。触摸屏648可以由诸如视频适配器的视频接口650耦合到系统总线610，以接收由触摸屏648显示的图像数据或图像信息。尽管未示出，但是基于处理器的设备604可以包括其他输出设备，诸如扬声器、振动器、触觉致动器或触觉引擎等。
基于处理器的设备604在网络环境中使用一个或多个逻辑连接进行操作，以由一个或多个通信通道(例如，一个或多个网络614a、614b)与一个或多个远程计算机、服务器和/或设备进行通信。这些逻辑连接可以便于允许计算机例如通过一个或多个LAN和/或WAN(诸如互联网和/或蜂窝通信网络)进行通信的任何已知方法。这样的网络环境在有线和无线企业范围的计算机网络、内联网、外联网、互联网以及其他类型的通信网络(包括电信网络、蜂窝网络、寻呼网络和其他移动网络)中是熟知的。
当在网络环境中使用时，基于处理器的设备604可以包括一个或多个网络、有线或无线通信接口652a、656(例如，网络接口控制器、蜂窝无线电、WI-FI无线电、蓝牙无线电)，用于在例如互联网614a或蜂窝网络的网络上建立通信。
在网络环境中，程序模块、应用程序或数据或其部分可以存储在服务器计算系统(未示出)中。相关领域的技术人员将认识到，图6所示的网络连接仅是在计算机之间建立通信的一些示例方式，并且可以使用包括无线连接在内的其他连接。
为了方便起见，处理器606、系统存储器608以及网络和通信接口652a、656被示为由系统总线610彼此通信耦合，从而提供上述组件之间的连接性。在基于处理器的设备604的可选实施例中，上述组件可以以与图6所示不同的方式通信耦合。例如，上述组件中的一个或多个可以直接耦合到其他组件，或者可以由中间组件(未示出)彼此耦合。在一些实施例中，系统总线610被省略，并且组件使用适当的连接彼此直接耦合。
图7示出了具有n*m个格栅区域的晶圆的示例性划分格栅700和用于格栅区域的示例性掩模图案(“M”)720。n*m个格栅区域中的每个具有格栅尺寸w。
图8示出了示例性图案密度平滑操作800，图案密度平滑操作800包括图案密度平滑的下采样路径810和上采样路径850。
本文还参考图7来描述图8的示例性图案密度平滑操作800。在示例性图案密度平滑中，将高斯平滑用作示例性平滑技术，其不限制本公开的范围。其他的图像平滑技术，如阶数统计平滑(均值、中位数)、低通巴特沃思平滑也可以用于划分格栅的每个层级的图案密度平滑。
图8示出的在单个管芯上的图案密度平滑操作作为说明性示例。类似的图案密度平滑操作可以匀称地在多个管芯上进行或者可以在整个晶圆上进行，例如300mm晶圆或450mm晶圆。
操作800开始下采样路径810。在第一格栅层级812处，格栅尺寸w＝500μm。格栅区域覆盖500μm×500μm的区域。使用本文描述的算法(1)、(2)来确定格栅区域M(x,y)的初始图案密度ρ(x，y)。使用获取的所有格栅区域的初始图案密度值，根据以下算法计算局部图案密度校正：
ρn'＝K*(G*ρn) (3),
Figure BDA0002512932020000171
Figure BDA0002512932020000174
其中，ρn表示下采样路径开始的格栅层级n处的格栅区域M(x，y)的初始图案密度值；ρn’表示局部校正之后的图案密度；K表示梯度感知校正内核；
Figure BDA0002512932020000172
表示ρn的2D梯度；σn表示在局部校正中使用的σn×σn个相邻格栅区域的簇的尺寸，例如，σn＝3表示在局部校正中使用包括格栅区域M(x，y)的9个相邻格栅区域。
在第二格栅层级814处，格栅尺寸增加到w＝1500μm。格栅区域覆盖1500μm×1500μm的区域。由于尺寸增加，第二格栅层级814的格栅区域可以包括第一格栅层级812的多个格栅区域。在一个实施例中，第二格栅层级814的区域尺寸与第一格栅层级812的局部校正操作中使用的相邻格栅区域的簇的尺寸相同。这样，第二格栅层级814的格栅区域将包含第一格栅层级812的9个相邻格栅区域，即，σn＝3。基于包含在第二格栅层级814的格栅区域中的第一格栅层级812的格栅区域的校正的图案密度值，来确定第二格栅层级814的格栅区域的初始图案密度。在一个实施例中，以下算法用于确定第二格栅层级814的格栅区域的初始图案密度值：
Figure BDA0002512932020000173
其中，ρn+1(x,y)表示格栅层级n+1处的格栅区域的初始图案密度值，ρn(x'，y')表示包含在格栅层级n+1处的格栅区域中的格栅层级n的格栅区域的局部校正的图案密度值。
用算法(6)获取第二格栅层级814处的所有格栅区域的初始图案密度值，来使用算法(3)、(4)和(5)为第二格栅层级814计算局部图案密度校正。
在完成对格栅层级814的局部校正之后，下采样路径前进到第三格栅层级816，其中格栅尺寸进一步增加到w＝4500μm、或者第二格栅层级814的格栅尺寸的三倍，即，σn＝3。基于第二格栅层级814的局部校正的图案密度值，在第三格栅层级816上进行与第二格栅层级814上类似的操作。
沿着下采样路径810在格栅层级818、820中的每个处进一步进行局部校正操作，直到格栅尺寸达到阈值，例如，在格栅层级820处的w＝40.5mm。在对于格栅层级820的操作完成之后，开始上采样路径850。
沿着上采样路径850，格栅尺寸以格栅层级820、818、816、814和812的顺序减小。在每个格栅层级处，格栅区域的图案密度是基于下采样路径810的局部校正的图案密度和全局校正因子确定的。全局校正因子是基于较大格栅尺寸w的格栅区域的图案密度值确定的。在一个实施例中，使用以下算法确定上采样路径850中的校正的图案密度值：
Figure BDA0002512932020000181
其中，ρn’表示在下采样路径中局部校正之后的图案密度；
Figure BDA0002512932020000182
表示图案密度下限和图案密度上限；
Figure BDA0002512932020000183
表示由于格栅层级n+1的图案密度值而在格栅层级n处的全局校正因子。
可以使用以下算法确定
Figure BDA0002512932020000184
Figure BDA0002512932020000185
在一实施例中，可以基于存储在规则引擎432中的规则来检索或确定图案密度下限和图案密度上限中的一个或多个。
示例性操作800具有在上采样路径850之前进行的下采样路径810。如本文描述的，该顺序强调局部相邻格栅区域在全局影响上的影响。在全局影响比局部影响更重要的场景中，可以按照下采样路径810和上采样路径850之间的相反顺序。
虽然不是必需的，但是将在处理器可执行指令或逻辑(诸如由一个或多个处理器执行的程序应用模块、对象或宏)的一般上下文中描述实施例的一些部分。相关领域的技术人员将理解，所描述的实施例以及其他实施例可以利用各种基于处理器的系统配置来实践，包括诸如智能手机和平板计算机的手持设备、可穿戴设备、多处理器系统、基于微处理器的或可编程的消费电子产品、个人计算机(“PC”)、网络PC、小型计算机、大型计算机等。可以在分布式计算环境中实践这些实施，在分布式计算环境中由远程处理设备执行任务或模块，远程处理设备通过诸如互联网的通信网络150链接。在分布式计算环境中，程序模块可以位于本地和远程存储存储器设备中。
前面的详细描述已经通过使用框图、示意图和示例阐述了设备和/或工艺的各种实施。只要此类框图、示意图和示例包含一个或多个功能和/或操作，本领域技术人员将理解可以通过广范围的硬件、软件、固件或其实际上的任何组合来单独地和/或共同地实施此类框图、流程图或示例内的每个功能和/或操作。在一个实施方式中，本主题可以由专用集成电路(ASIC)来实施。然而，本领域技术人员将认识到，本文公开的实现方式可以全部或部分地在标准集成电路中等效地实施为在一个或多个计算机上运行的一个或多个计算机程序(例如，为在一个或多个计算系统上运行的一个或多个程序)、在一个或多个控制器(例如，微控制器)上运行的一个或多个程序、在一个或多个处理器(例如，微处理器)上运行的一个或多个程序、实施为固件、或其实际上的任何组合，设计电路和/或编写软件和/或固件的代码将完全在本领域普通技术人员根据本公开的技能范围内。
本领域技术人员将认识到，本文阐述的许多方法或算法可以采用附加动作，可以省略一些动作，和/或可以以与指定顺序不同的顺序执行动作。
此外，本领域技术人员将理解，本文所教导的机制能够以各种形式作为程序产品来分发，并且示例性实施方式同样适用，而与用于实际执行分发的信号承载介质的特定类型无关。信号承载介质的示例包括但不限于以下内容：可记录类型的介质，例如软盘、硬盘驱动器、CDROM、数字磁带和计算机存储器。
下面的公开内容提供了用于实施所描述主题的不同部件的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例而不旨在限制本公开。例如，在下面的描述中，在第二部件上方或之上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且还可以包括可以在第一部件和第二部件之间形成附加部件以使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，在本文中可能使用空间相关术语(例如“下方”、“之下”、“低于”、“之上”、“上部”等)，以易于描述图中所示的一个元件或部件相对于另一个(一些)元件或部件的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相对描述符同样可以被相应地解释。
在以下描述中，阐述了某些特定细节以便提供对本公开的各种实施例的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本公开。在其他情况下，未详细描述与电子组件和制造技术相关联的公知结构，以避免不必要地使本公开的实施例的描述不清楚。
除非上下文另有要求，否则在随后的整个说明书和本公开中词语“包括”及其变体(例如“包括”和“包括了”)应以开放、包容的含义来解释，即，表示为“包括但不限于”。
诸如第一、第二和第三的序数的使用并不一定意味着有序的等级，而是只能区分动作或结构的多个实例。
在整个说明书中，对“一个实施例”或“一实施例”的引用是指结合实施例描述的特定部件、结构或特性包括在至少一个实施例中。因此，在整个说明书中各处出现的短语“在一个实施例中”或“在一实施例中”不一定指的是同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合特定的部件、结构或特性。
在本说明书和本公开中使用的单数形式“一个”、“一种”和“该”包括复数对象，除非内容中另有明确规定。还应注意，除非内容清楚地另外指出，否则术语“或”通常以包括“和/或”的意义使用。
通过以下实施例的描述，可以进一步理解本公开。
在方法实施例中，接收第一布局数据。第一布局数据表示形成在晶圆表面上的多个部件。表面在第一划分层级下包括多个格栅区域。针对第一划分层级下的多个格栅区域中的每个确定初始图案密度值。通过调整多个格栅区域中的第一格栅区域的初始图案密度值来获取第一格栅区域的计划图案密度值，第一格栅区域的初始图案密度值基于第一划分层级下的多个格栅区域中的第二格栅区域的初始图案密度值。基于计划图案密度值确定第一格栅区域的第二布局数据。至少部分地基于第一格栅区域的第二布局数据在晶圆的表面上形成多个部件。
在系统实施例中，系统包括配置为在晶圆表面上形成多个连接部件的晶圆处理工具，配置为存储多个连接部件的设计数据的数据库以及基于处理器的控制器，可操作的控制晶圆处理工具以在晶圆表面上形成多个连接部件。基于处理器的控制器是可操作的以执行动作：在第一划分层级下将晶圆表面划分为第一多个格栅区域；确定第一多个格栅区域中的第一格栅区域的第一图案密度值；基于第一多个格栅区域中的第二格栅区域的第二图案密度值，调整第一格栅区域的第一图案密度值；根据调整后的第一格栅区域的第一图案密度值，确定第一格栅区域的布局数据；至少部分地基于第一格栅区域的布局数据，控制晶圆处理工具以在晶圆的表面上形成多个连接部件。
在另一方法实施例中，接收第一布局数据。第一布局数据指示形成在第一衬底的表面上的多个离散导电结构。多个离散导电结构包括形成在表面上的第一区域中的第一离散导电结构。确定第一区域的图案密度值。确定第一离散导电结构的高度值。基于第一离散导电结构的高度值来调整第一区域的图案密度值。基于调整后的图案密度值来确定第一格栅区域的布局。至少部分地基于第一格栅区域的布局在表面上形成多个离散导电结构。
根据本公开的一些实施例，一种形成半导体器件的方法，包括：接收形成在晶圆的表面上的多个部件的第一布局数据，表面包括在第一划分层级下的多个格栅区域；确定在第一划分层级下的多个格栅区域中的每个的初始图案密度值；通过调整多个格栅区域中的第一格栅区域的初始图案密度值来获取第一格栅区域的计划图案密度值，第一格栅区域的初始图案密度值基于第一划分层级下的多个格栅区域中的第二格栅区域的初始图案密度值；基于计划图案密度值来确定第一格栅区域的第二布局数据；以及至少部分地基于第一格栅区域的第二布局数据在晶圆的表面上形成多个部件。
在上述方法中，基于第一布局数据来确定初始图案密度值。
在上述方法中，基于关于第一格栅区域和与第一格栅区域相邻的外围区域的第一布局数据来确定初始图案密度值。
在上述方法中，基于第二划分层级下的第三格栅区域的图案密度值来确定的初始图案密度值，并且第三格栅区域与第一格栅区域重叠。
在上述方法中，第三格栅区域包含第一格栅区域。
在上述方法中，第三格栅区域包含在第一格栅区域中。
在上述方法中，基于计划图案密度值来确定第一格栅区域的第二布局数据包括：确定第一格栅区域中的部件的表面面积。
在上述方法中，获取多个格栅区域中的第一格栅区域的计划图案密度值还包括：将部件添加到第一格栅区域中。
在上述方法中，获取多个格栅区域中的第一格栅区域的计划图案密度值还包括：从第一格栅区域中去除部件。
在上述方法中，基于第二格栅区域的初始图案密度值来调整第一格栅区域的初始图案密度值包括：高斯平滑计算。
在上述方法中，高斯平滑计算使用梯度感知校正内核。
根据本公开的一些实施例，一种形成半导体器件的系统包括：晶圆处理工具，配置为在晶圆表面上形成多个连接部件；数据库，配置为存储多个连接部件的设计数据；以及基于处理器的控制器，可操作的控制晶圆处理工具以在晶圆表面上形成多个连接部件，包括以下动作：在第一划分层级下将晶圆表面划分为第一多个格栅区域；确定第一多个格栅区域中的第一格栅区域的第一图案密度值；基于第一多个格栅区域中的第二格栅区域的第二图案密度值来调整第一格栅区域的第一图案密度值；基于调整后的第一格栅区域的第一图案密度值来确定第一格栅区域的布局数据；和至少部分地基于第一格栅区域的布局数据来控制晶圆处理工具，以在晶圆的表面上形成多个连接部件。
在上述系统中，动作还包括：在第二划分层级下将晶圆表面划分为第二多个格栅区域；确定第二多个格栅区域中的第三格栅区域的第三图案密度值；以及基于第二多个格栅区域中的第四格栅区域的第四图案密度值来调整第三格栅区域的第三图案密度值。
在上述系统中，第三格栅区域包含第一格栅区域，并且基于调整后的第一图案密度值来确定第三格栅区域的第三图案密度值。
在上述系统中，第三格栅区域包含第一格栅区域，并且还包括：基于第三格栅区域的调整后的第三图案密度值来调整第一格栅区域的第一图案密度值。
根据本公开的一些实施例，一种形成半导体器件的方法包括：接收形成在第一衬底的表面上的多个离散导电结构的第一布局数据，多个离散导电结构包括形成在表面上的第一格栅区域中的第一离散导电结构；确定第一格栅区域的图案密度值；确定第一离散导电结构的高度值；基于第一离散导电结构的高度值来调整第一格栅区域的图案密度值；基于调整后的图案密度值来确定第一格栅区域的布局；以及至少部分地基于第一格栅区域的布局在表面上形成多个离散导电结构。
在上述方法中，第一离散导电结构的高度值是关于多个离散导电结构中的另一个的相对高度值。
在上述方法中，基于第二衬底的表面布局来确定高度值，第二衬底配置为通过第一衬底的表面耦合至第一衬底。
在上述方法中，基于第一布局数据来确定第一格栅区域的图案密度值。
在上述方法中，基于关于第一格栅区域和与第一格栅区域相邻的外围区域的第一布局数据来确定图案密度值。
上述各种实施例可以组合以提供其他实施例。本说明书中提及和/或在申请数据表中列出的所有美国专利、美国专利申请出版物、美国专利申请、外国专利、外国专利申请和非专利出版物通过引用整体并入本文。如果需要采用各种专利、申请和出版物的概念，可以修改实施例的各方面以提供其他实施例。
可以根据以上详细描述对实施例进行这些改变和其他改变。通常，在本公开中，所使用的术语不应解释为将本公开限制为说明书和本公开中公开的特定实施例，而是应解释为包括本公开的所有可能的实施例以及等同物的全部范围。因此，本公开不受公开内容的限制。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实现相同的目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构。本领域技术人员还应该认识到，这种等同构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文进行各种改变、替换和变更。

Claims (10)

1.一种形成半导体器件的方法，包括：
接收形成在晶圆的表面上的多个部件的第一布局数据，所述表面包括在第一划分层级下的多个格栅区域；
确定在所述第一划分层级下的所述多个格栅区域中的每个的初始图案密度值；
通过调整所述多个格栅区域中的第一格栅区域的初始图案密度值来获取所述第一格栅区域的计划图案密度值，所述第一格栅区域的所述初始图案密度值基于所述第一划分层级下的所述多个格栅区域中的第二格栅区域的初始图案密度值；
基于所述计划图案密度值来确定所述第一格栅区域的第二布局数据；以及
至少部分地基于所述第一格栅区域的所述第二布局数据在所述晶圆的所述表面上形成所述多个部件。
2.根据权利要求1所述的方法，其中，基于所述第一布局数据来确定所述初始图案密度值。
3.根据权利要求2所述的方法，其中，基于关于所述第一格栅区域和与所述第一格栅区域相邻的外围区域的所述第一布局数据来确定所述初始图案密度值。
4.根据权利要求1所述的方法，其中，基于第二划分层级下的第三格栅区域的图案密度值来确定所述初始图案密度值，并且所述第三格栅区域与所述第一格栅区域重叠。
5.根据权利要求4所述的方法，其中，所述第三格栅区域包含所述第一格栅区域。
6.根据权利要求4所述的方法，其中，所述第三格栅区域包含在所述第一格栅区域中。
7.根据权利要求1所述的方法，其中，基于所述计划图案密度值来确定所述第一格栅区域的所述第二布局数据包括：确定所述第一格栅区域中的部件的表面面积。
8.根据权利要求1所述的方法，其中，获取所述多个格栅区域中的所述第一格栅区域的所述计划图案密度值还包括：将部件添加到所述第一格栅区域中。
9.一种形成半导体器件的系统，包括：
晶圆处理工具，配置为在晶圆表面上形成多个连接部件；
数据库，配置为存储所述多个连接部件的设计数据；以及
基于处理器的控制器，可操作的控制所述晶圆处理工具以在所述晶圆表面上形成所述多个连接部件，包括以下动作：
在第一划分层级下将所述晶圆表面划分为第一多个格栅区域；
确定所述第一多个格栅区域中的第一格栅区域的第一图案密度值；
基于所述第一多个格栅区域中的第二格栅区域的第二图案密度值来调整所述第一格栅区域的所述第一图案密度值；
基于调整后的所述第一格栅区域的所述第一图案密度值来确定所述第一格栅区域的布局数据；和
至少部分地基于所述第一格栅区域的所述布局数据来控制所述晶圆处理工具，以在所述晶圆的所述表面上形成所述多个连接部件。
10.一种形成半导体器件的方法，包括：
接收形成在第一衬底的表面上的多个离散导电结构的第一布局数据，所述多个离散导电结构包括形成在所述表面上的第一格栅区域中的第一离散导电结构；
确定所述第一格栅区域的图案密度值；
确定所述第一离散导电结构的高度值；
基于所述第一离散导电结构的所述高度值来调整所述第一格栅区域的所述图案密度值；
基于调整后的图案密度值来确定所述第一格栅区域的布局；以及
至少部分地基于所述第一格栅区域的所述布局在所述表面上形成所述多个离散导电结构。
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