CN112217512A - 锁相电路、操作锁相电路的方法和收发机 - Google Patents

锁相电路、操作锁相电路的方法和收发机 Download PDF

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种锁相电路，包括：振荡器，被配置为生成输出时钟信号；第一相位检测器，被配置为基于输出时钟信号来检测输入时钟信号和反馈时钟信号之间的相位差；第二相位检测器，具有比第一相位检测器的锁相范围宽的锁相范围，并且被配置为检测输入时钟信号和反馈时钟信号之间的相位差；以及电荷泵控制器，被配置为基于由第一相位检测器检测到的相位差，控制第二相位检测器中包括的电荷泵的输出电流。当输入时钟信号和反馈时钟信号之间的相位差在第一相位检测器的锁相范围内时，振荡器和第一相位检测器彼此连接。

Description

锁相电路、操作锁相电路的方法和收发机
相关申请的交叉引用
本申请要求于2019年7月11日在韩国知识产权局递交的专利申请No.10-2019-0083948的优先权，其全部公开通过引用并入本文。
技术领域
本发明构思涉及锁相电路，更具体地，涉及包括精相位检测电路和粗相位检测电路的锁相电路。
背景技术
锁相电路(锁相环(PLL))是一种控制系统，其生成相位与参考信号的相位有关的输出信号。锁相电路可以将参考信号的相位与输出信号的相位同步并固定。锁相电路可以包括用于使参考信号与输出信号之间的相位差同步并固定的相位检测电路。相位检测电路可以包括具有高增益的相位差检测器。然而，在相位检测电路中锁定范围可能较窄。即，当参考信号和输出信号之间的相位差大于锁定范围时，相位检测电路可能操作异常。
发明内容
本发明构思的至少一个实施例提供了一种锁相电路及操作锁相电路的方法，该锁相电路用于通过使用精相位检测电路的检测结果将连接到振荡器(例如，电压控制振荡器)的电路从粗相位检测电路切换为精相位检测电路。
根据本发明构思的示例性实施例，提供了一种锁相电路，该锁相电路包括：振荡器，被配置为生成输出时钟信号；第一相位检测器，被配置为基于输出时钟信号来检测输入时钟信号和反馈时钟信号之间的相位差；第二相位检测器，具有比第一相位检测器的锁相范围宽的锁相范围，并且被配置为检测输入时钟信号和反馈时钟信号之间的相位差；以及电荷泵控制器，被配置为基于由第一相位检测器检测到的相位差，控制第二相位检测器中包括的电荷泵的输出电流。当输入时钟信号和反馈时钟信号之间的相位差在第一相位检测器的锁相范围内时，振荡器和第一相位检测器彼此连接。
根据本发明构思的示例性实施例，提供了一种锁相电路，该锁相电路包括：第一相位差检测器，被配置为输出指示输入时钟信号和反馈时钟信号之间的相位差的第一电压；锁相检测器，被配置为检测第一电压的电平是否包括在先前设定的电压电平周期中以输出第一检测信号；电荷泵控制器，被配置为基于第一检测信号来输出对电荷泵的输出电流的量加以控制的电荷泵控制信号；以及第二相位差检测器，被配置为输出指示输入时钟信号和反馈时钟信号之间的相位差的第二检测信号。电荷泵被配置为基于第二检测信号和电荷泵控制信号输出输出电流。输出时钟信号的频率基于输出电流量，并且反馈时钟信号基于输出时钟信号。
根据本发明构思的示例性实施例，提供了一种操作锁相电路的方法，包括：由第一相位差检测器检测输入时钟信号与反馈时钟信号之间的相位差，当相位差指示反馈时钟信号的相位晚于目标相位时，输出逻辑高上限检测信号，当相位差指示反馈时钟信号的相位早于目标相位时，输出逻辑高下限检测信号，基于下限检测信号和上限检测信号控制连接到第二相位差检测器的电荷泵的输出电流，并基于输出电流控制输出时钟信号的频率。
根据本发明构思的示例，提供了一种包括锁相电路的收发机。锁相电路包括：第一类型的第一相位差检测器，被配置为检测输入时钟信号和反馈时钟信号之间的相位差；第二类型的第二相位差检测器，被配置为检测输入时钟信号和反馈时钟信号之间的相位差；电荷泵控制器，被配置为控制电荷泵的输出电流量；振荡器，被配置为基于输出电流来输出输出时钟信号并控制输出时钟信号的频率；开关，被配置为基于第一相位差检测器的输出电压在振荡器与第一相位差检测器和第二相位差检测器之一之间建立电连接；发送器，被配置为从信号处理器接收发送输入信号，基于发送输入信号和输出时钟信号对信号执行第一混频，并通过天线输出发送输出信号；以及接收器，被配置为通过天线接收接收输入信号，基于接收输入信号和输出时钟信号对信号执行第二混频，并向信号处理器输出接收输出信号。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出根据本发明构思的示例性实施例的锁相电路的框图；
图2是示出根据本发明构思的示例性实施例的锁相电路的框图；
图3是示出根据本发明构思的示例性实施例的锁相电路的框图；
图4是示出根据本发明构思的示例性实施例的精相位检测电路的框图；
图5是示出参考时钟信号、输入时钟信号、斜坡电压和反馈时钟信号的波形图；
图6是示出根据本发明构思的示例性实施例的电荷泵控制器的框图；
图7是示出根据本发明构思的示例性实施例的各种电压和信号的波形图；
图8是示出根据本发明构思的示例性实施例的接收到逻辑低的相位控制信号的电荷泵的电路图；
图9是示出根据本发明构思的示例性实施例的接收到逻辑高的相位控制信号的电荷泵的电路图；
图10是示出根据本发明构思的示例性实施例的偏置控制信号和偏置电流单元的电路图；
图11是示出根据本发明构思的示例性实施例的操作相控检测电路的方法的流程图；以及
图12是示出根据本发明构思的示例性实施例的包括锁相环(PLL)的无线通信设备的框图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的实施例。
图1是示出根据本发明构思的示例性实施例的锁相电路1的框图。
锁相环(PLL)可以包括相位检测器(例如，相位检测电路)、电荷泵、环路滤波器、压控振荡器和分频器(例如，电压划分电路)。相位检测器用于接收参考信号和反馈信号，并检测参考信号和反馈信号的相位差。电荷泵用于从相位检测器接收检测信号并输出与接收到的检测信号相对应的电流。环路滤波器用于基于从电荷泵输出的电流来输出要施加到压控振荡器的电压。压控振荡器用于输出输出信号。分频器用于以整数或分数划分输出信号，并将反馈信号输出给相位检测器。
PLL可以通过模拟或数字电路来实现，并且可以被称为锁相电路。根据本发明构思的示例性实施例，可以通过硬件(例如，电路)来实现下面描述的诸如单元、检测器、分频器、转换器、振荡器或开关之类的组件。然而，本发明构思不限于此。在备选实施例中，组件可以通过软件或硬件和软件的组合来实现。例如，电路可以由数字电路以及模拟电路来实现。
参考图1，锁相电路1包括相位检测器10、开关20、振荡器VO、分频器DIV和时钟输入单元30。
根据本发明构思的示例性实施例，相位检测器10包括第一相位检测器5和第二相位检测器6。在示例性实施例中，相位检测器10检测输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差，并输出与该相位差相对应的第一输出电压VO1和第二输出电压VO2。在下文中，为了便于讨论，可以将输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差称为“相位差”。
根据本发明构思的示例性实施例，第一相位检测器5包括精相位检测(PD1)电路11和第一环路滤波器LF1。第二相位检测器6包括粗相位检测(PD2)电路12和第二环路滤波器LF2。在示例性实施例中，第二相位检测器6具有比第一相位检测器5更宽的锁相范围。在示例性实施例中，第一相位检测器5被配置为比第二相位检测器6检测更精细的相位差。因此，当相位大致锁定在宽范围内时，锁相电路1可以执行切换操作。即，锁相电路1可以响应于开关20接收到的控制信号(例如，图2的LCK)将振荡器VO电连接到第二相位检测器6。在下文中，精相位检测电路11可以被称为第一相位差检测器，粗相位检测电路12可以被称为第二相位差检测器。
精相位检测电路11检测输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差，并基于检测到的相位差输出第一电压VC2。例如，精相位检测电路11可以包括采样相位检测器。在实施例中，精相位检测电路11具有比粗相位检测电路12的锁定范围窄的锁定范围。由于精相位检测电路11相比于粗相位检测电路12具有更高增益，因此精相位检测电路11可以检测精细的相位差。稍后将参考图5详细描述精相位检测电路11检测相位差的操作。
转换器GM(参见图3)可以将从精相位检测电路11输出的检测电压(例如，V01)转换为电流。例如，转换器GM可以接收检测电压，将接收的检测电压乘以规定的增益值以生成内部电压，并基于内部电压输出检测电流。第一环路滤波器LF1可以接收检测电流，并且可以基于接收到的检测电流来输出第一输出电压VO1。
粗相位检测电路12检测输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差，并基于检测到的相位差输出第二检测信号(例如，图3的UP和DN)。电荷泵CP可以基于接收到的第二检测信号来输出输出电流。第二环路滤波器LF2基于输出电流来输出第二输出电压VO2。
电荷泵CP可以基于第二检测信号(例如，图3的UP和DN)输出输出电流，并且可以基于第一电压VC2来控制输出电流的量。在实施例中，粗相位检测电路12将相位差同步到精相位检测电路11的锁定范围。粗相位检测电路12可以监控从精相位检测电路11输出的第一电压VC2，并且可以增大或减小输出电流，使得第一电压VC2处于规定的电压电平周期内。这里，第一电压VC2处于规定的电压电平周期内意味着相位差进入了精相位检测电路11的锁定范围。当相位差同步到精相位检测电路11的锁定范围时，锁相电路1可以改变开关20的状态。即，锁相电路1可以释放振荡器VO和粗相位检测电路12之间的电连接，并在振荡器VO和精相位检测电路11之间建立电连接。
振荡器VO输出具有基于第一输出电压VO1或第二输出电压VO2的频率的输出时钟信号CKVCO。例如，当振荡器VO接收高电平电压时，可以输出具有高频率的信号。换句话说，振荡器VO可以基于从转换器GM或电荷泵CP输出的电流量。即，随着从转换器GM或电荷泵CP输出的电流量增大，可以输出具有更高频率的信号。在示例性实施例中，振荡器VO包括压控振荡器。
分频器DIV接收输出时钟信号CKVCO，并以整数或分数划分接收到的输出时钟信号CKVCO的频率以输出反馈时钟信号CKFB。例如，分频器DIV可以包括整数划分分频器或分数划分分频器。
根据本发明构思的示例性实施例，锁相电路1可以交互地操作精相位检测电路11和粗相位检测电路12，以便有效地同步和锁定相位差。即，为了将相位差同步并锁定到精相位检测电路11的锁定范围(这是粗相位检测电路12的目标)，实时监控精相位检测电路11的检测结果(例如，VC2)以生成监控结果。可以根据监控结果来控制电荷泵CP，并且可以快速且正确地切换电荷泵CP。
图2是示出根据本发明构思的示例性实施例的锁相电路的框图。省略先前参考图1所做的描述。
根据本发明构思的示例性实施例，锁相电路2包括振荡器VO和第一相位检测器5，振荡器VO用于生成输出时钟信号CKVCO，第一相位检测器5用于基于输入时钟信号CKDTC和输出时钟信号CKVCO来检测反馈时钟信号CKFB的相位差。另外，锁相电路2包括第二相位检测器6，第二相位检测器6相比于第一相位检测器5具有更宽的锁相范围，用于检测输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差。在示例性实施例中，锁相电路2包括电荷泵控制器50(例如，控制电路)，电荷泵控制器50用于基于第一相位检测器5的检测结果，控制包括在第二相位检测器6中的电荷泵CP的输出电流(例如，图8的IO)。当输入时钟信号CKDTC与反馈时钟信号CKFB之间的相位差在精相位检测电路11的锁相范围内(例如，锁相确认信号LCK在先前设定的时间上保持逻辑高状态)时，可以操作开关20，使得振荡器VO和第一相位检测器5彼此连接。例如，精相位检测电路11的锁相范围可以基于图5的时间点TL至时间点TH或时间点T12。
锁相电路2包括精相位检测电路11、粗相位检测电路12、开关20、振荡器VO、分频器DIV、数字时间转换器(DTC)31、锁相检测电路40(例如，锁相检测器)和电荷泵控制器50。
锁相检测电路40接收指示相位差的第一电压VC2，并输出对第一电压VC2的电平是否包括在先前设定的电压电平周期内加以指示的第一检测信号DS。例如，先前设定的电压电平周期可以低于上限电压VH的电平且高于下限电压VL的电平。例如，上限电压VH和下限电压VL可以从包括在锁相电路2中或在锁相电路2外部的电压发生器接收。在另一示例中，关于上限电压VH的电平和下限电压VL的电平的信息可以被存储在存储器中。
第一检测信号DS可以包括上限检测信号(例如，图3的DS_H)和下限检测信号(例如，图3的DS_L)。例如，上限检测信号可以指示第一电压VC2的电平是否低于上限电压VH的电平。当第一电压VC2的电平低于上限电压VH的电平时，上限检测信号可以指示逻辑高(或激活状态)。相反，当第一电压VC2的电平高于上限电压VH的电平时，上限检测信号可以指示逻辑低(或非激活状态)。在另一示例中，下限检测信号可以指示第一电压VC2的电平是否高于下限电压VL的电平。当第一电压VC2的电平高于下限电压VL的电平时，下限检测信号可以指示逻辑高。相反，当第一电压VC2的电平低于下限电压VL的电平时，下限检测信号可以指示逻辑低。
根据本发明构思的示例性实施例，第一电压VC2的电平意指输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差。例如，当相位差小时，第一电压VC2的电平可以为低，当相位差大时，第一电压VC2的电平可以为高。例如，反馈时钟信号CKFB的相位可以比输入时钟信号CKDTC的相位晚第一值。在另一示例中，反馈时钟信号CKFB的相位可以比输入时钟信号CKDTC的相位晚第二值。在示例性实施例中，第一值大于第二值。在这种情况下，相位差具有第一值时的第一电压VC2的电平高于相位差具有第二值时的第一电压VC2的电平。当第一电压VC2的电平大于下限电压VL且小于上限电压VH时，锁相检测电路40确定输入时钟信号CKDTC与反馈时钟信号CKFB之间的相位差包括在精相位检测电路11的锁定范围内。下限电压VL可以对应于精相位检测电路11可以执行相位锁相操作的锁定范围内的最小相位值。相反，上限电压VH可以对应于精相位检测电路11可以执行锁相操作的锁定范围内的最大相位值。
锁相检测电路40可以输出锁相确认信号LCK。锁相确认信号LCK的输出可以意味着第一电压VC2在统一时间上进入先前设定的电压电平周期。例如，锁相电路2还可以包括计数器。计数器可以从第一电压VC2进入先前设定的电压电平周期的时间点开始计数。当计数执行了先前设定的时间时，锁相电路2可以将锁相确认信号LCK输出给开关20。开关20可以响应于接收到锁相确认信号LCK来执行切换操作。
电荷泵控制器50可以控制从电荷泵CP输出的电流量。例如，电荷泵控制器50可以基于第一检测信号DS输出用于控制电荷泵CP的电荷泵控制信号CC。
根据本发明构思的示例性实施例，电荷泵控制器50可以接收指示第一电压VC2的电平高于上限电压VH的电平的第一检测信号DS。即，输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差可以大到使得精相位检测电路11不执行锁定操作。在这种情况下，电荷泵控制器50可以减小从电荷泵CP输出的电流量。即，电荷泵控制器50可以输出指示减小从电荷泵CP输出的电流量的电荷泵控制信号CC。在实施例中，可以在电荷泵电路(例如，图9的CPC)将电流推向环路滤波器(例如，图9的LF2)的方向上输出电流。电荷泵控制器50可以在电荷泵CP中包括的偏置电路(例如，图9的CPO)从环路滤波器拉电流的方向上输出电流。结果是，电荷泵控制器50可以减小从电荷泵CP输出的电流的总量。在另一示例中，电荷泵控制器50可以接收指示第一电压VC2的电平低于下限电压VL的电平的第一检测信号DS。在这种情况下，电荷泵控制器50可以增大从电荷泵CP输出的电流量。由于上述操作与前述示例中的操作相反，因此省略其详细描述。
根据本发明构思的示例性实施例，电荷泵控制器50可以输出电荷泵控制信号CC_O和CC_P，以便在反馈时钟信号CKFB的相位晚于目标相位时，增大从电荷泵CP输出到第二环路滤波器LF2的偏置电流量，并在反馈时钟信号CKFB的相位早于目标相位时，增大电荷泵CP从第二环路滤波器LF2接收的偏置电流量。例如，目标相位可以基于图5的时间点T12或时间点TL至时间点TH。
开关20可以包括模拟或数字开关。例如，开关20可以包括一个晶体管或多个晶体管的组合。在另一示例中，开关20可以包括多路复用器。在这种情况下，可以将锁相确认信号LCK输入到多路复用器的控制端子(可以称为选择端子或使能端子)。根据示例性实施例，响应于锁相确认信号LCK转变到逻辑高，开关20可以被配置为释放在粗相位检测电路12和振荡器VO之间形成的通道，并在精相位检测电路11和振荡器VO之间形成通道。
DTC(数字时间转换器)31可以接收参考时钟信号CKREF，并且将参考时钟信号CKREF延迟统一时间以输出输入时钟信号CKDTC。DTC 31可以通过各种方法来延迟参考时钟信号CKREF。例如，DTC 31可以基于从DTC 31的外部逻辑接收到的控制代码的命令来延迟参考时钟信号CKREF。稍后将参考图3进行详细描述。
图3是示出根据本发明构思的示例性实施例的锁相电路3的框图。
参考图3，锁相电路3包括精相位检测电路11、转换器GM、第一环路滤波器LF1、粗相位检测电路12、第二环路滤波器LF2、开关20、振荡器VO、DTC 31、锁相检测电路40、电荷泵控制器50、分频器DIV、调制器MDLT和校准电路CLB。
DTC 31可以将参考时钟信号CKREF延迟与输入代码CSD相对应的延迟量(时间延迟或相位延迟)，以生成输入时钟信号CKDTC，并且可以输出输入时钟信号CKDTC。DTC 31可以通过各种方法来生成延迟量。例如，DTC 31可以通过在多个延迟单元中选择与输入代码CSD相对应的数量的延迟单元的方法来生成延迟时间。另外，DTC 31可以通过基于与输入代码CSD相对应的电流对无源器件进行充电和预充电的方法来生成延迟量。然而，本发明构思不限于此。DTC 31可以通过各种方法操作。
调制器MDLT接收频率控制命令FCW，并根据频率控制命令FCW生成用于分频器DIV的控制信号MCS。调制器MDLT可以通过各种方法来实现。例如，调制器MDLT可以包括Δ-∑调制器。
调制器MDLT可以向分频器DIV提供整数分频比。例如，当分频器DIV被配置为以分频比K-1、K和K+1之一(K是整数)划分输出时钟信号CKVCO时，调制器MDLT可以在每环路选择整数分频比K-1、K和K+1之一，使得平均分频比可以具有期望值，并且可以将所选择的整数分频比(或代表所选择的整数分频比的系数)提供给分频器DIV作为控制信号MCS。
例如，假设分频器DIV被设置为以分频比K和K+1之一划分输出时钟信号CKVCO，基本分频比K为2，并且平均分频比为2.25，则调制器MDLT可以接收十进制0.25作为频率控制命令FCW。调制器MDLT可以基于设置的整数分频比2和3，执行三次2分频并执行一次3分频以使平均分频比为2.25。因此，调制器MDLT可以将表示添加到基本分频比的值的控制信号MCS(例如“0”、“0”、“0”或“1”)输出给分频器DIV。此时，可以随机选择控制信号“0”、“0”、“0”和“1”之一。分频器DIV可以基于接收到的控制信号MCS来改变分频比。
在示例性实施例中，当整数分频比改变时，可能发生量子误差QE。由于作为实时分频比的整数分频比与作为平均分频比的分数分频比之间的差异，由锁相电路3生成量子噪声。因此，调制器MDLT可以将量子误差QE提供给校准电路CLB，校准电路CLB可以基于量子误差QE来调节输入代码CSD，使得DTC 31的延迟量对应于量子误差QE。
在实施例中，校准电路CLB基于第一电压VC2和量子误差QE输出输入代码CSD。DTC31的延迟量可以是通过将具有目标频率的输出时钟信号CKVCO的周期乘以量子误差QE而获得的值。延迟量DDTC可以由以下等式1表示。
DDTC＝TOUT*QE＝KD*GDTC*QE [等式1]
其中，DDTC表示DTC 31的延迟量，TOUT表示具有目标频率的输出时钟信号CKVCO的周期，KD表示DTC 31的单位分辨率(每数字代码可以延迟的时间)，GDTC表示DTC 31的增益值。
校准电路CLB可以基于第一电压VC2和量子误差QE来计算DTC 31的增益值。例如，校准电路CLB可以输出第一电压VC2的符号和量子误差QE的符号之间的相关值，可以累积该相关值，并且可以计算DTC 31的增益值。结果是，校准电路CLB可以通过使用第一电压VC2和量子误差QE来输出指示DTC 31的延迟量的输入代码CSD。
精相位检测电路11可以检测输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差，以将第一电压VC2输出给转换器GM、锁相检测电路40和校准电路CLB之一。在下文中，稍后将参考图4和图5描述精相位检测电路11的操作。
图4是示出根据本发明构思的示例性实施例的精相位检测电路11的框图，图5是示出参考时钟信号CKREF、输入时钟信号CKDTC、斜坡电压VSG和反馈时钟信号CKFB的波形图。图5的水平轴表示时间，其竖直轴表示电压电平。
参考图4，精相位检测电路11包括斜坡发生器SG、第一开关SC1和第二开关SC2、多个电容器C1和C2、反相器IV和延迟单元DL(例如，缓冲器或运算放大器)。精相位检测电路11可以接收输入时钟信号CKDTC，可以根据时间对接收到的输入时钟信号CKDTC进行积分，并且可以输出斜坡电压VSG。
参考图4和图5，斜坡发生器SG可以通过从第一时间点T11开始根据时间对输入时钟信号CKDTC进行积分来生成斜坡电压VSG，其中在第一时间点T11处，生成输入时钟信号CKDTC的上升沿。斜坡电压VSG可以具有规定的斜率。例如，可以通过斜坡生成器SG的增益值来确定斜率。另外，斜坡电压VSG可以以接地电压电平Vss作为最低电平，并且可以以驱动电压电平Vdd作为最高电平。例如，当斜坡发生器SG的增益值为大时，斜坡电压VSG的斜率可以增大，并且斜坡电压VSG的电平可以在更短的时间内达到驱动电压电平Vdd。另一方面，可以基于施加到斜坡发生器SG的驱动电压来确定驱动电压电平Vdd，或者可以基于施加到锁相电路3内部或外部的驱动电压来确定驱动电压电平Vdd。接地电压电平Vss可以是斜坡发生器SG的接地端子的电压电平，或者可以是连接到锁相电路3的至少一个组件的接地端子的电压电平。
精相位检测电路11可以基于反馈时钟信号CKFB的上升沿的定时来对第一电压VC2进行采样。换句话说，可以在反馈时钟信号CKFB的上升沿的定时处对斜坡电压VSG的特定电压电平进行采样。精相位检测电路11可以通过使用第一开关SC1和第二开关SC2来执行如下采样操作。精相位检测电路11可以导通第一开关SC1以将斜坡电压VSG充电到第一电容器C1中。此时，反相器IV可以响应于反馈时钟信号CKFB的逻辑低而将逻辑高的控制信号输出给第一开关SC1。第一开关SC1可以响应于接收到逻辑高的控制信号而导通。例如，第一开关SC1可以在第一时间点T11或在先前的时间点接收逻辑高的控制信号。
从第一时间点T11或先前的时间点开始，施加到第一电容器C1的电压VC1的电平可以以规定的斜率上升。当电压VC1的电平增大时，精相位检测电路11可以接收具有上升沿的反馈时钟信号CKFB。基于反馈时钟信号CKFB的上升沿，第一开关SC1可以被关断。这是因为施加到第一开关SC1的控制信号是通过将上升沿反转而获得的下降沿(即，逻辑低信号)。另外，延迟单元DL可以将反馈时钟信号CKFB的上升沿延迟规定时间τ。例如，可以基于斜坡发生器SG生成具有规定斜坡的电压而延迟的时间和反相器IV的规定延迟时间来确定规定时间τ。在第一开关SC1关断之后，可以基于反馈时钟信号CKFB的上升沿(即，逻辑高信号)导通第二开关SC2。可以经由导通的第二开关SC2将第一电容器C1中充电的电荷量分配给第二电容器C2，并且可以生成第一电压VC2。当第二开关SC2在第三时间点T13导通时，第一电压VC2可以具有特定电平。特定电平(即，第一电压VC2的电平)可以反映输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差(例如，T13至T12)。这是因为第二时间点T12是锁相电路3的目标锁定点。
参考图5，当反馈时钟信号CKFB的上升沿晚于目标时间点而生成时，锁相电路3可以增大反馈时钟信号CKFB的相位。即，由于当前施加的反馈时钟信号CKFB的上升沿是在第三时间点T13生成的，所以锁相电路3需要将反馈时钟信号CKFB的相位增大到第二时间点T12。备选地，锁相电路3需要增大反馈时钟信号CKFB的相位，使得第一电压VC2的电平进入先前设定的电压电平周期。即，锁相电路3可以增大反馈时钟信号CKFB的相位，使得生成上升沿的第三时间点T13小于与上限电压VH的电平相对应的时间点，并且大于与下限电压VL的电平相对应的时间点。
再次参考图3，锁相电路3可以增大或减小反馈时钟信号CKFB的相位，以使第一电压VC2的电平进入先前设定的电压电平周期。例如，锁相检测电路40和电荷泵控制器50可以在粗相位检测电路12的电荷泵CP中生成偏置，并且可以增大振荡器VO的频率。
锁相检测电路40包括第一比较器CMP1(例如，第一比较电路)、第二比较器CMP2(例如，第二比较电路)和与门AG。锁相检测电路40可以接收上限电压VH、下限电压VL和第一电压VC2，可以比较接收到的电压的电平，并且可以输出锁相确认信号LCK、上限检测信号DS_H和下限检测信号DS_L。
锁相检测电路40可以接收指示输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差的第一电压VC2。第一比较器CMP1可以将第一电压VC2的电平与上限电压VH的电平进行比较。例如，当第一电压VC2的电平低于上限电压VH的电平时，第一比较器CMP1可以输出逻辑高的上限检测信号DS_H。
相反，当第一电压VC2的电平高于上限电压VH的电平时，第一比较器CMP1可以输出逻辑低的上限检测信号DS_H。即，当第一电压VC2的电平达到上限电压VH的电平时，上限检测信号DS_H可以具有上升沿或下降沿。
第二比较器CMP2可以将第一电压VC2的电平与下限电压VL的电平进行比较。例如，当第一电压VC2的电平高于下限电压VL的电平时，第一比较器CMP1可以输出逻辑高的下限检测信号DS_L。
相反，当第一电压VC2的电平低于下限电压VL的电平时，第一比较器CMP1可以输出逻辑低的下限检测信号DS_L。即，当第一电压VC2的电平达到下限电压VL的电平时，下限检测信号DS_L可以具有上升沿或下降沿。
当第一电压VC2进入先前设定的电压电平周期时，锁相检测电路40可以输出逻辑高的锁相确认信号LCK。例如，与门AG可以接收上限检测信号DS_H和下限检测信号DS_L，对接收到的信号执行“与”运算以生成锁相确认信号LCK，并且可以输出锁相确认信号LCK。当上限检测信号DS_H和下限检测信号DS_L均为逻辑高时，与门AG可以输出逻辑高的锁相确认信号LCK。可以响应于锁相确认信号LCK转变到逻辑高来切换开关20。锁相电路3可以将精相位检测电路11电连接到振荡器VO。例如，当锁相确认信号LCK被设置为逻辑高时，锁相电路3可以将粗相位检测电路12或第二相位检测器6从振荡器VO断开连接，并且将精相位检测电路11连接到振荡器VO。在示例性实施例中，当第一电压VC2在下限电压VL和上限电压VH之间时，锁相确认信号LCK被设置为逻辑高(例如，第一逻辑电平)，否则被设置为逻辑低(例如，不同于第一逻辑电平的第二逻辑电平)。
锁相检测电路40可以输出上限检测信号DS_H和下限检测信号DS_L，以便控制电荷泵控制器50。例如，电荷泵控制器50可以响应于上限检测信号DS_H转变为逻辑高来减小从电荷泵CP输出的电流量。当从电荷泵CP输出的电流量减小时，从第二环路滤波器LF2输出的第一输出电压VO1的电平可以减小。响应于第一输出电压VO1的电平的减小，振荡器VO可以减小输出时钟信号CKVCO的频率。在另一示例中，响应于下限检测信号DS_L转变为逻辑高，电荷泵控制器50可以增大从电荷泵CP输出的电流量。当从电荷泵CP输出的电流量增大时，从第二环路滤波器LF2输出的第一输出电压VO1的电平可以增大。响应于第一输出电压VO1的电平增大，振荡器VO可以增大输出时钟信号CKVCO的频率。稍后将参考图6详细描述电荷泵控制器50。
第二相位检测器6可以包括粗相位检测电路12和电荷泵CP。如稍后参考图8和图9所述，电荷泵CP可以包括电荷泵电路(图8和图9的CP1)和偏置电路(图8和图9的CP2)。
第二相位差检测器PD2可以输出第二检测信号UP和DN，以指示输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差。第二检测信号可以包括上检测信号UP和下检测信号DN。例如，当相位差早于第二相位差检测器PD2的目标值时，可以输出逻辑高的下检测信号DN，当相位差晚于第二相位差检测器PD2的目标值时，可以输出逻辑高的上检测信号UP。电荷泵CP可以基于第二检测信号UP和DN向第二环路滤波器LF2输出电流。例如，当接收到上检测信号UP时，电荷泵CP可以增大输出电流的量。另外，电荷泵CP可以基于偏置控制信号CC_O和相位控制信号CC_P来调节输出电流的量。例如，偏置控制信号CC_O指示电荷泵CP的输出电流的调节量，相位控制信号CC_P可以指示电荷泵CP的输出电流的增大或减小。
第二环路滤波器LF2可以接收从电荷泵CP输出的电流，并且可以输出第二输出电压VO2。例如，第二环路滤波器LF2可以包括可以将接收到的电流值转换为电压的各种类型的滤波器，图3中示出的电阻电容器(RC)滤波器仅是示例。
基于第二输出电压VO2，振荡器VO可以增大、减小或维持振荡频率。例如，振荡器VO可以包括电压控制振荡器。另一方面，当锁相确认信号LCK指示逻辑高的时间大于先前设定的时间时，振荡器VO可以基于第一输出电压VO1来控制振荡频率。
根据本发明构思的示例性实施例，锁相电路3不额外包括斜坡发生器SG，因此可以提高集成度。根据比较示例，可以在粗相位检测电路12和DTC 31之间设置斜坡发生器SG的复制电路，以便在相同条件下接收输入到包括斜坡发生器SG的精相位检测电路11的输入时钟信号CKDTC和输入到粗相位检测电路12的输入时钟信号CKDTC。然而，根据本发明构思的示例性实施例，由于可以基于由精相位检测电路11生成的第一电压VC2来控制电荷泵CP，所以即使不提供斜坡生成器SG的复制电路，也可以执行锁相操作。
图6是示出根据本发明构思的示例性实施例的电荷泵控制器的框图。
电荷泵控制器50包括第一乘法器51、第二乘法器52、加法器53和积分器54。电荷泵控制器50可以接收上限检测信号DS_H，并且可以生成第一值，该第一值是通过使用第一乘法器51将负增量值-△与上限检测信号DS_H相乘而获得的。另外，第二乘法器52可以接收下限检测信号DS_L，并且可以生成第二值，该第二值是通过使用第二乘法器52将正增量值+△与下限检测信号DS_L相乘而获得的。电荷泵控制器50可以使用加法器53将第一值和第二值相加以生成相加结果，并且可以通过使用积分器54来对相加结果进行积分。积分器54可以输出电荷泵控制信号(图1的CC)，电荷泵控制信号可以包括偏置控制信号CC_O和相位控制信号CC_P。偏置控制信号CC_O可以指示从稍后将描述的偏置电路(图9的CPO)输出的电流量，相位控制信号CC_P可以指示从电荷泵(图1的CP)输出的电流的增大或减小。稍后将参考图7描述偏置控制信号CC_O和相位控制信号CC_P。
图7是示出根据本发明构思的示例性实施例的各种电压和信号的波形图。在下文中，将与图3的附图标记一起进行描述。参考图7，水平轴表示时间，竖直轴表示各电压的电平。另一方面，偏置控制信号CC_O的竖直轴表示从第一偏置电流源和第二偏置电流源(图8和图9的IF1和IF2)输出的电流量的绝对值。例如，从0到y1的值表示从第一偏置电流源(图8和图9的IF1)输出的电流量的绝对值。在另一示例中，从0到y2的值表示从第二偏置电流源(图8和图9的IF2)输出的电流量的绝对值。
根据本发明构思的示例性实施例，当上限检测信号DS_H为逻辑高而下限检测信号DS_L为逻辑低时，可以以规定斜率减小偏置控制信号CC_O。相反，当上限检测信号DS_H为逻辑低而下限检测信号DS_L为逻辑高时，可以以规定斜率增大偏置控制信号CC_O。此时，斜率可以对应于增量值(图6的△)。
根据本发明构思的示例性实施例，精相位检测电路11可以输出指示相位差的第一电压VC2。当第一电压VC2的电平低于上限电压VH的电平并且高于下限电压VL的电平时，可以表示相位差进入精相位检测电路11的锁定范围。
第一电压VC2初始可以具有规定电平。例如，规定电平可以低于上限电压VH的电平。例如，规定电平可以是接地电压电平。在另一示例中，规定电平可以对应于放电的第二电容器C2的电荷量。在这种情况下，上限检测信号DS_H可以被设置为逻辑高。响应于逻辑高的上限检测信号DS_H，可以减小偏置控制信号CC_O的电平。
当第一电压VC2的电平达到下限电压VL的电平时，下限检测信号DS_L可以在时间点T21转变为逻辑高。响应于下限检测信号DS_L转变为逻辑高，可以保持偏置控制信号CC_O的电平而不减小或增大其电平。另一方面，由于上限检测信号DS_H和下限检测信号DS_L均为逻辑高，因此锁相确认信号LCK可以转变为逻辑高。
当第一电压VC2的电平高于上限电压VH的电平时，上限检测信号DS_H可以在时间点T22转变为逻辑低。响应于上限检测信号DS_H转变为逻辑低，偏置控制信号CC_O的电平可以增大并且锁相确认信号LCK可以转变为逻辑低。例如，由于与时间点T21和时间点T22之间的差相对应的时间比为了开关20执行切换而先前设定的时间TON短，因此开关20不执行切换。
当偏置控制信号CC_O达到0时，相位控制信号CC_P在时间点T23转变为逻辑低。即，当偏置控制信号CC_O具有负值时，可以将相位控制信号CC_P设置为逻辑高，当偏置控制信号CC_O具有正值时，可以将相位控制信号CC_P设置为逻辑低。
当偏置控制信号CC_O具有负值时，可以将相位控制信号CC_P设置为逻辑高。可以响应于逻辑高的相位控制信号CC_P来减小从电荷泵CP输出的电流量。电流量的减小可以对应于偏置控制信号CC_O的负值。相反，当偏置控制信号CC_O具有正值时，将相位控制信号CC_P设置为逻辑低。可以响应于逻辑低的相位控制信号CC_P来增大从电荷泵CP输出的电流量。电流量的增大可以对应于偏置控制信号CC_O的正值。
然后，当上限检测信号DS_H在时间点T24转变为逻辑高时，偏置控制信号CC_O被保持并且锁相确认信号LCK转变为逻辑高。由于与时间点T24和时间点T25之间的差相对应的时间比为了开关20执行切换而先前设定的时间TON短，因此开关20不执行切换。由于下限检测信号DS_L在时间点T25转变为逻辑低，因此偏置控制信号减小并且锁相确认信号LCK可以转变为逻辑低。
第一电压VC2的电平高于下限电压VL的电平且被保持为低于上限电压VH的电平的时间可以大于先前设定的时间TON。即，为了确保足够的时间，可以将输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差包括在精相位检测电路11的锁定范围内。在这种情况下，当先前设定的时间TON过去时，在时间点T27，锁相电路3可以对开关20进行控制。由于开关20执行切换，因此可以在精相位检测电路11和振荡器VO之间建立电连接。
根据上述示例，电荷泵控制信号CC包括偏置控制信号CC_O和相位控制信号CC_P，偏置控制信号CC_O指示绝对值，并且相位控制信号CC_P可以是指示电流的方向的逻辑信号(即电流的符号)。根据本发明构思的示例性实施例，电荷泵控制信号(图1的CC)可以由具有符号的数字信号来实现。例如，从时间点T20到时间点T23，电荷泵控制信号CC可以具有负号，并且可以从时间点T23开始具有正号。
图8是示出根据本发明构思的示例性实施例的接收逻辑低的相位控制信号的电荷泵的电路图，图9是示出根据本发明构思的示例性实施例的接收逻辑高的相位控制信号的电荷泵的电路图。图8和图9所示的电荷泵可以用于实现图2或图3所示的电荷泵CP。
参考图8和图9，电荷泵CP包括电荷泵电路CP1和偏置电路CP2。电荷泵电路CP1可以接收上检测信号UP、下检测信号DN、上条(up-bar)信号UPb和下条(down-bar)信号DNb，并且可以输出泵电流IP。泵电流IP的量可以对应于从第一泵电流源ICP1或第二泵电流源ICP2输出的电流量。例如，从第一泵电流源ICP1和第二泵电流源ICP2输出的电流量实际上可以相同。在运算放大器OP中，第一输入端(+)(例如，第一输入端子)可以连接到第一输出电压VO1处的节点，并且第二输入端(-)(例如，第二输入端子)可以连接到运算放大器OP的输出端。例如，运算放大器OP可以用作缓冲器。换句话说，其中第一开关TA1和第二开关TA2彼此连接的节点的电压可以与其中第三开关TA3和第四开关TA4彼此连接的节点的电压实际上相同。
偏置电路CP2包括第一偏置电流源IF1、第二偏置电流源IF2、第一偏置开关TB1和第二偏置开关TB2。第一偏置电流源IF1和第二偏置电流源IF2中的每一个可以包括多个电流源。第一偏置开关TB1和第二偏置开关TB2可以包括晶体管。例如，第一偏置开关TB1可以包括p型金属氧化物半导体(PMOS)晶体管，第二偏置开关TB2可以包括n型金属氧化物半导体(NMOS)晶体管。
第一偏置开关TB1和第二偏置开关TB2可以基于偏置控制信号CC_O确定从第一偏置电流源IF1和第二偏置电流源IF2输出的第一偏置电流IOF1和第二偏置电流IOF2的方向。即，相位控制信号CC_P可以控制对从偏置电路CP2输出的电流的方向进行确定的至少一个开关(例如，TB1)。
可以基于偏置电路CP2的输出来增大或减小电荷泵CP的输出电流IO。
参考图8，当接收到逻辑低的相位控制信号CC_P时，第一偏置开关TB1导通，第二偏置开关TB2关断。例如，第一偏置开关TB1可以由PMOS晶体管实现，第二偏置开关TB2可以由NMOS晶体管实现。然而，本发明构思不限于此。偏置电路CP2将第一偏置电流IOF1输出给第二环路滤波器LF2。在示例性实施例中，当输出电流IO的量增大时，振荡器VO增大输出时钟信号CKVCO的频率。
参考图9，当接收到逻辑高的相位控制信号CC_P时，第一偏置开关TB1关断，第二偏置开关TB2导通。可以输出具有与第一偏置电流IOF1的方向相反的方向的第二偏置电流IOF2。即，偏置电路CP2可以输出从第二环路滤波器LF2释放的第二偏置电流IOF2。在示例性实施例中，当输出电流IO的量减小时，振荡器VO减小输出时钟信号CKVCO的频率。
根据本发明构思的示例性实施例，偏置控制信号CC_O可以指示从偏置电路CP2输出的第一偏置电流IOF1和第二偏置电流IOF2的量，相位控制信号CC_P可以指示输出电流IO的增大或减小。另一方面，第一偏置电流IOF1和第二偏置电流IOF2可以沿相反的方向在电荷泵CP中流动。
根据本发明构思的示例性实施例，从第一偏置电流源IF1和第二偏置电流源IF2输出的电流量可以小于从第一泵电流源ICP1和第二泵电流ICP2输出的电流量，这是为了通过第一偏置电流源IF1和第二偏置电流源IF2稳定地保持由粗相位检测电路12执行的锁相操作。为了便于讨论，在下文中，第一偏置电流源IF1和第二偏置电流源IF2中的一个被称为偏置电流源，第一泵电流源ICP1和第二泵电流源ICP2中的一个被称为泵电流源，从第一偏置电流源IF1和第二偏置电流源IF2输出的电流量相同，从第一泵电流源ICP1和第二泵电流源ICP2输出的电流量相同。
根据本发明构思的示例性实施例，偏置电流源的电流量小于泵电流源的电流量。例如，包括精相位检测电路11、锁相检测电路40和电荷泵控制器50的第一环路的增益值小于包括第二相位差检测器PD2和电荷泵CP的第二环路的增益值。当偏置电路CP2的输出过高时，可以防止由粗相位检测电路12执行的锁相操作。等式2可以表示偏置电路CP2不使锁相操作恶化并且输出时钟信号CKVCO可以被稳定地锁定的操作条件。
Figure BDA0002544137680000201
其中，K表示斜坡发生器(图3的SG)的增益值，△表示用于电荷泵控制器50的增量值(参考图6)，F表示参考时钟信号(图3的CKREF)的频率，IOF表示偏置电流源的电流量，IP表示泵电流源的电流量。
可以重新布置等式2以形成等式3，其可以表示如下。
Figure BDA0002544137680000211
其中，作为具有用于稳定地锁定输出时钟信号CKVCO的阈值效应的系数的1/20可以是通过重复实验数据而获得的值。可以将偏置电流源的电流量IOF设置为使得系数为1/20或具有类似于1/20的值。在实施例中，当K＝5[GV/s]，Δ＝1并且F＝104[MHz]时，偏置电流源的电流量IOF被设置为具有不大于0.00104*IP的值。即，可以控制偏置电流源的电流量IOF以满足IOF≤0.00104*IP。在另一实施例中，当K＝5[GV/s]，Δ＝0.001并且F＝104[MHz]时，偏置电流源的电流量IOF被设置为具有不大于1.04*IP的值。即，可以控制偏置电流源的电流量IOF以满足IOF≤1.04*IP。在另一实施例中，当K＝2.5[GV/s]，Δ＝0.1并且F＝104[MHz]时，偏置电流源的电流量IOF被设置为具有不大于0.0208*IP的值。即，可以控制偏置电流源的电流量IOF以满足IOF≤0.0208*IP。
图10是示出根据本发明构思的示例性实施例的偏置控制信号和偏置电流单元的电路图。
参考图10，偏置电流源IF包括多个电流源SC_I至SC_M(例如，SC_1、SC_2、SC_3)和多个开关SW_1至SW_M(例如，SW_1、SW_2、SW_3)。每个电流源SC连接到对应的开关SW。开关SW可以基于偏置控制信号CC_O执行切换操作。即，偏置控制信号CC_O可以控制连接到偏置电流源IF中包括的至少一个电流源SC的至少一个开关SW。例如，偏置控制信号CC_O可以是由多个比特配置的数据信号，并且可以包括指示多个开关SW_1至SW_M的操作的信息。例如，随着输入时钟信号CKDTC与反馈时钟信号CKFB之间的相位差与目标值之间的差变大，电荷泵控制器50可以导通更多数量的开关SW_1至SW_M。例如，电荷泵控制器50可以使用偏置控制信号CC_O的第一偏置控制信号CC_O_1来导通开关SW_1，可以使用偏置控制信号CC_O的第二偏置控制信号CC_O_2来导通SW_2，可以使用偏置控制信号CC_O的第三偏置控制信号CC_O_3来导通SW_3，以及可以使用偏置控制信号CC_O的第m偏置控制信号CC_O_M来导通SW_M。
图11是示出根据本发明构思的示例性实施例的操作相位检测电路的方法的流程图。将与图3的附图标记一起进行描述。
参考图11，在操作S610中，精相位检测电路11检测输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差。精相位检测电路11输出指示相位差的第一电压VC2。当相位差大于目标值时，第一电压VC2具有较高的电平，当相位差小于目标值时，第一电压VC2具有较低的电平。例如，当相位差大于目标值时，第一电压VC2具有第一值，当相位差小于目标值时，第一电压VC2具有第二值，其中第一值大于第二值。
在操作S620中，当反馈时钟信号CKFB的相位晚于目标相位时，锁相检测电路40输出逻辑高的上限检测信号DS_H，当反馈时钟信号CKFB的相位早于目标相位时，锁相检测电路40输出逻辑高的下限检测信号DS_L。例如，锁相检测电路40可以通过比较上限电压VH、下限电压VL和第一电压VC2来输出上限检测信号DS_H和下限检测信号DS_L。目标相位可以对应于图5中描述的时间点TL和时间点TH之一。例如，当在时间点T13生成反馈时钟信号CKFB的上升沿时，反馈时钟信号CKFB的相位可以晚于目标相位(例如，时间点TH)。因此，锁相检测电路40可以输出逻辑高的上限检测信号DS_H。
锁相检测电路40可以响应于上限检测信号DS_H和下限检测信号DS_L的逻辑高而输出转变为逻辑高的锁相确认信号LCK。例如，可以通过对上限检测信号DS_H和下限检测信号DS_L执行“与”运算来获得锁相确认信号LCK。在先前设定的时间(例如，图7的TON)上，当锁相确认信号LCK为逻辑高时，开关20可以执行切换操作。即，用于输出输出时钟信号CKVCO的振荡器VO可以建立到精相位检测电路11的电连接，并且可以释放从粗相位检测电路12的电连接。因此，锁相电路3可以执行精细锁相操作。
另一方面，当输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差大于第一阈值时，上限检测信号DS_H可以指示逻辑高，当输入时钟信号CKDTC与反馈时钟信号CKFB之间的相位差大于第二阈值时，下限检测信号DS_L可以指示逻辑高。例如，参考图5，当生成反馈时钟信号CKFB的上升沿的时间点T13晚于时间点TH时，上限检测信号DS_H可以指示逻辑高。另一方面，当时间点T13早于时间点TL时，下限检测信号DS_L可以指示逻辑高。
在操作S630中，电荷泵控制器50基于上限检测信号DS_H和下限检测信号DS_L来控制连接到粗相检测电路12的电荷泵CP的输出电流IO。例如，电荷泵控制器50可以生成电荷泵控制信号(图8的CC_O和CC_P)，并且可以基于上限检测信号DS_H和下限检测信号DS_L来将电荷泵控制信号CC_O和CC_P输出给偏置电路(图8的CP2)。电荷泵控制器50可以基于逻辑高的下限检测信号DS_L来控制输出电流IO。电荷泵CP可以基于从偏置电路CP2输出的偏置电流来控制(增大或减小)输出电流IO。例如，响应于上限检测信号DS_H的逻辑高，偏置电路CP2可以增大第一偏置电流(图8的IOF1)或可以减小第二偏置电流(图9的IOF2)。在另一示例中，响应于下限检测信号DS_L的逻辑高，偏置电路CP2可以减小第一偏置电流IOF1或可以增大第二偏置电流IOF2。
在操作S640中，振荡器VO基于输出电流IO来控制输出时钟信号CKVCO的频率。第二环路滤波器LF2可以将基于输出电流IO的第二输出电压VO2输出给振荡器VO。振荡器VO可以基于逻辑高的上限检测信号DS_H来增大输出时钟信号CKVCO的频率。相反，振荡器VO可以基于逻辑高的下限检测信号DS_L来减小输出时钟信号CKVCO的频率。
图12是示出根据本发明构思的示例性实施例的包括PLL的无线通信设备7000的框图。
无线通信设备7000可以包括天线7400，并且可以通过天线7400发送或接收信号来与其他设备通信。
无线通信设备7000与其他设备进行通信的无线通信系统可以是使用蜂窝网络的无线通信系统，例如第五代(5G)无线系统、长期演进(LTE)系统、LTE高级系统、码分多址(CDMA)系统或全球移动通信(GSM)系统、无线局域网(WLAN)系统或其他任意无线通信系统。
如图12所示，无线通信设备7000包括信号处理器7100、收发机7200、发送和接收双工器7300以及天线7400。发送和接收双工器7300可以将通过天线7400接收的信号作为射频(RF)输入信号RFin提供给收发机7200，并且可以将从收发机7200接收的RF输出信号RFout提供给天线7400。
信号处理器7100可以处理基带发送和接收信号。信号处理器7100包括控制收发机7200的控制器7110(例如，控制电路)。
在示例性实施例中，收发机7200包括发送器7210、接收器7220和PLL 7230。发送器7210可以通过处理从信号处理器7100接收的发送输入信号TXin来生成RF输出信号RFout。如图12所示，发送器7210可以包括可变增益放大器7211、TX滤波器7212、TX混频器7213和功率放大器7211。
接收器7220可以生成接收输出信号RXout，并且可以通过处理RF输入信号RFin来将生成的接收输出信号RXout提供给信号处理器7100。为了处理RF输入信号RFin，接收器7220可以包括低噪声放大器7221、RX混频器7222、可变增益放大器7223和RX滤波器7224。
PLL 7230可以生成本地振荡信号，即，时钟信号，该时钟信号提供用于对发送输入信号TXin和RF输入信号RFin进行采样的频率。PLL 7230的输出时钟信号CKVCO可以被提供给接收器7220的TX混频器7213和RX混频器7222。发送器7210可以从信号处理器7100接收发送输入信号TXin，可以基于发送输入信号TXin和输出时钟信号CKVCO对信号TXm执行混频，并且可以通过天线7400输出RF输出信号RFout。另外，接收器7220可以通过天线7400接收RF输入信号RFin，可以基于RF输入信号RFin和输出时钟信号CKVCO对信号RFm执行混频，并且可以将接收输出信号RXout输出给信号处理器7100。
参考图1至图11描述的根据本发明构思的示例性实施例的锁相电路可以应用于PLL 7230。因此，PLL 7230可以包括粗相位检测电路和精相位检测电路。输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差可以由精相位检测电路检测。基于检测结果，可以控制从粗相检测电路的电荷泵输出的电流量。根据受控的输出电流的量，输入时钟信号CKDTC和反馈时钟信号CKFB之间的相位差可以进入精相位检测电路可以执行锁相操作的锁定范围。于是，通过执行切换操作，可以从粗相位检测电路执行的锁相操作切换锁相操作，使得PLL7230可以执行通过精相位检测电路的锁相操作。
收发机7200中的发送器7210和接收器7220可以在时分双工模式下分时地处理发送和接收信号。发送信号和接收信号(即RF输出信号RFout和RF输入信号RFin)的频率可以彼此不同。因为根据本发明构思的至少一个示例性实施例的PLL 7230相比于传统PLL可以具有更短的锁定时间，因此PLL 7230可以稳定地执行锁相操作，并且可以提高无线通信设备7000的性能。
虽然已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是应当理解，在不脱离本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种锁相电路，包括：
振荡器，被配置为生成输出时钟信号；
第一相位检测器，被配置为基于所述输出时钟信号来检测输入时钟信号和反馈时钟信号之间的相位差；
第二相位检测器，具有比所述第一相位检测器的锁相范围宽的锁相范围，并被配置为检测所述输入时钟信号和所述反馈时钟信号之间的相位差；以及
电荷泵控制器，被配置为基于所述第一相位检测器检测到的相位差来控制包括在所述第二相位检测器中的电荷泵的输出电流，
其中，当所述输入时钟信号和所述反馈时钟信号之间的相位差在所述第一相位检测器的锁相范围内时，所述振荡器和所述第一相位检测器彼此连接。
2.根据权利要求1所述的锁相电路，其中
当所述反馈时钟信号的相位晚于目标相位时，所述电荷泵控制器增大从所述电荷泵输出到环路滤波器的偏置电流的量，当所述反馈时钟信号的相位早于所述目标相位时，所述电荷泵控制器增大所述电荷泵从所述环路滤波器接收的偏置电流的量。
3.根据权利要求2所述的锁相电路，其中
所述振荡器基于从所述电荷泵输出到所述环路滤波器的偏置电流的量来增大所述输出时钟信号的频率，并基于所述电荷泵从所述环路滤波器接收的偏置电流的量来减小所述输出时钟信号的频率。
4.根据权利要求2所述的锁相电路，其中
所述电荷泵还包括偏置电路，
其中，所述电荷泵控制器确定从所述偏置电路输出的偏置电流的量和方向，并且
其中，所述输出电流基于所述偏置电流而增大或减小。
5.根据权利要求1所述的锁相电路，其中
所述第一相位检测器基于具有规定斜率的斜坡电压和所述反馈时钟信号来检测所述相位差，所述斜坡电压是通过根据时间对所述输入时钟信号进行积分而生成的。
6.一种锁相电路，包括：
振荡器，被配置为生成输出时钟信号；
第一相位差检测器，被配置为输出对输入时钟信号和反馈时钟信号之间的相位差加以指示的第一电压；
锁相检测器，被配置为检测所述第一电压的电平是否包括在先前设定的电压电平周期中，以输出第一检测信号；
电荷泵控制器，被配置为基于所述第一检测信号输出对电荷泵的输出电流的量加以控制的电荷泵控制信号；以及
第二相位差检测器，被配置为输出对所述输入时钟信号和所述反馈时钟信号之间的相位差加以指示的第二检测信号；
其中，所述电荷泵被配置为基于所述第二检测信号和所述电荷泵控制信号输出所述输出电流，并且
其中，所述输出时钟信号的频率基于所述输出电流的量，所述反馈时钟信号基于所述输出时钟信号。
7.根据权利要求6所述的锁相电路，其中
基于所述第一检测信号的上升沿或下降沿来生成所述电荷泵控制信号的最大值或最小值。
8.根据权利要求6所述的锁相电路，其中
所述第一检测信号包括上限检测信号和下限检测信号，
其中，当所述第一电压的电平低于电压上限电平时，所述上限检测信号为逻辑高，并且
其中，当所述第一电压的电平高于电压下限电平时，所述下限检测信号为逻辑高。
9.根据权利要求8所述的锁相电路，其中
所述锁相检测器还包括第一比较器和第二比较器，
其中，所述第一比较器将所述电压上限电平与所述第一电压的电平进行比较以生成第一比较结果，并根据所述第一比较结果输出所述上限检测信号；并且
其中，所述第二比较器将所述电压下限电平与所述第一电压的电平进行比较以生成第二比较结果，并根据所述第二比较结果输出所述下限检测信号。
10.根据权利要求8所述的锁相电路，其中
当所述上限检测信号指示逻辑高时，减小或保持所述输出电流的量，当所述下限检测信号指示逻辑低时，增大或保持所述输出电流的量。
11.根据权利要求8所述的锁相电路，其中
所述电荷泵控制器生成通过将负增量值与所述上限检测信号相乘而获得的第一值，生成通过将正增量值与所述下限检测信号相乘而获得的第二值，并输出通过对所述第一值和所述第二值进行积分而获得的电荷泵控制信号。
12.根据权利要求6所述的锁相电路，其中
所述电荷泵还包括偏置电路，所述偏置电路包括偏置电流源和偏置开关，
其中，所述偏置开关确定从所述偏置电路输出的偏置电流的方向，并且
其中，所述输出电流基于所述偏置电流而增大或减小。
13.根据权利要求12所述的锁相电路，其中
所述电荷泵控制信号还包括偏置控制信号和相位控制信号，并且
其中，所述偏置控制信号指示所述偏置电流的量，所述相位控制信号指示所述输出电流的增大或减小。
14.根据权利要求6所述的锁相电路，还包括数字时间转换器，所述数字时间转换器被配置为接收参考时钟信号并使所述参考时钟信号延迟以输出输入时钟信号，
其中，所述第一相位差检测器包括斜坡发生器，所述斜坡发生器被配置为对所述输入时钟信号的上升沿或下降沿进行积分并输出具有规定斜率的斜坡电压，并且
其中，所述第一电压具有通过所述反馈时钟信号的上升沿或下降沿采样的斜坡电压的值。
15.根据权利要求6所述的锁相电路，其中
当所述第一电压包括在先前设定的电压电平周期中时，所述振荡器经由开关电连接到所述第一相位差检测器。
16.一种操作锁相电路的方法，所述方法包括：
通过第一相位差检测器检测输入时钟信号和反馈时钟信号之间的相位差；
当所述相位差指示所述反馈时钟信号的相位晚于目标相位时，输出逻辑高的上限检测信号，当所述相位差指示所述反馈时钟信号的相位早于所述目标相位时，输出逻辑高的下限检测信号；
基于所述下限检测信号和所述上限检测信号控制连接到第二相位差检测器的电荷泵的输出电流；以及
基于所述输出电流来控制输出时钟信号的频率。
17.根据权利要求16所述的方法，还包括：
响应于所述上限检测信号和所述下限检测信号的逻辑高，输出转变为逻辑高的锁相确认信号；以及
当所述锁相确认信号为逻辑高时，在输出所述输出时钟信号的振荡器和所述第一相位差检测器之间建立电连接。
18.根据权利要求16所述的方法，其中
当所述相位差大于第一阈值时，将所述上限检测信号转变为逻辑高，当所述相位差大于第二阈值时，将所述下限检测信号转变为逻辑高。
19.根据权利要求16所述的方法，其中
基于所述下限检测信号和所述上限检测信号控制连接到所述第二相位差检测器的电荷泵的输出电流还包括；
基于逻辑高的上限检测信号增大所述输出时钟信号的频率；以及
基于逻辑高的下限检测信号减小所述输出时钟信号的频率。
20.根据权利要求16所述的方法，其中
基于所述下限检测信号和所述上限检测信号控制连接到所述第二相位差检测器的电荷泵的输出电流还包括；
基于所述上限检测信号和所述下限检测信号输出控制偏置电路的输出的电荷泵控制信号；以及
基于所述偏置电路的输出增大或减小所述输出电流。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115378568A (zh) * 2022-08-19 2022-11-22 深圳市紫光同创电子有限公司 一种时钟同步电路以及时钟同步方法
CN116170012A (zh) * 2023-04-26 2023-05-26 南京美辰微电子有限公司 一种具有频率保持和参考频率平滑切换的锁相环电路

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11133807B2 (en) * 2019-06-24 2021-09-28 Texas Instruments Incorporated Phase-locked loop slip detector
JP2021052258A (ja) * 2019-09-24 2021-04-01 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体
US11031945B1 (en) * 2020-09-11 2021-06-08 Apple Inc. Time-to-digital converter circuit linearity test mechanism
KR20220039111A (ko) * 2020-09-21 2022-03-29 삼성전자주식회사 위상 고정 루프 장치 및 이의 동작 방법
US11374578B2 (en) * 2020-11-06 2022-06-28 Movellus Circuits Inc. Zero-offset phase detector apparatus and method
US10972106B1 (en) * 2020-11-06 2021-04-06 Movellus Circuits, Inc. Phase and delay compensation circuit and method
US11165432B1 (en) 2020-11-06 2021-11-02 Movellus Circuits, Inc. Glitch-free digital controlled delay line apparatus and method
US11817871B2 (en) * 2021-01-28 2023-11-14 Anritsu Company Frequency synthesizers having low phase noise
CN112953528B (zh) * 2021-03-23 2022-12-23 北京理工大学 高频宽带高精度锁相环性能增强技术
US11962311B2 (en) * 2021-10-20 2024-04-16 Samsung Electronics Co., Ltd. Sub-sampling phase locked loop with compensated loop bandwidth and integrated circuit including the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020176188A1 (en) 2001-05-25 2002-11-28 Infineon Technologies N.A. Inc. Offset cancellation of charge pump based phase detector
US6759881B2 (en) 2002-03-22 2004-07-06 Rambus Inc. System with phase jumping locked loop circuit
US7969337B2 (en) 2009-07-27 2011-06-28 Lsi Corporation Systems and methods for two tier sampling correction in a data processing circuit
EP2602936B1 (en) * 2011-12-07 2014-02-12 Telefonaktiebolaget L M Ericsson (Publ) Analog phase-locked loop with enhanced acquisition
US8953730B2 (en) 2012-04-20 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Auto frequency calibration for a phase locked loop and method of use
US9577650B2 (en) * 2013-02-22 2017-02-21 Microchip Technology Incorporated Phase lock loop lock indicator
US9270288B2 (en) 2013-11-27 2016-02-23 Silicon Laboratories Inc. Time-to-digital converter based on a voltage controlled oscillator
US9548746B2 (en) 2014-12-22 2017-01-17 Intel IP Corporation Coarse tuning selection for phase locked loops
US10158366B2 (en) 2016-02-24 2018-12-18 The Regents Of The University Of California Digital fractional-N PLL based upon ring oscillator delta-sigma frequency conversion
JP6724619B2 (ja) * 2016-07-15 2020-07-15 富士通株式会社 信号再生回路、電子装置及び信号再生方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115378568A (zh) * 2022-08-19 2022-11-22 深圳市紫光同创电子有限公司 一种时钟同步电路以及时钟同步方法
CN115378568B (zh) * 2022-08-19 2023-08-08 深圳市紫光同创电子有限公司 一种时钟同步电路以及时钟同步方法
CN116170012A (zh) * 2023-04-26 2023-05-26 南京美辰微电子有限公司 一种具有频率保持和参考频率平滑切换的锁相环电路

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