CN112180813A - 一种硬线同步处理装置及控制系统 - Google Patents

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罗玉刚
代飞
王奇
单勇腾
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Abstract

本申请公开了一种硬线同步处理装置及控制系统，包括接收端电路和发送端电路，发送端电路包括第一隔离收发器及第一共模电感，接收端电路包括第二隔离收发器及第二共模电感，其中：第一隔离收发器的接收端与主CPU连接，第一隔离收发器的发送端通过第一共模电感及第二共模电感与第二隔离收发器的接收端连接，第一共模电感和第二共模电感之间通过双绞线连接，第二隔离收发器的发送端与待同步CPU的中断接口连接。本申请将主CPU发送的同步信号转换为差分信号进行传输，抗干扰能力强，可以保证与待同步CPU连接的各个接收端电路可同时接收到该差分信号，完成同步处理，保证各个待同步CPU的动作一致性，硬线传输没有时间延时，可靠性高。

Description

一种硬线同步处理装置及控制系统
技术领域
本申请涉及控制系统领域，特别涉及一种硬线同步处理装置及控制系统。
背景技术
在铁路电子产品应用中，一个控制系统均包含有多个CPU，且要求CPU之间协同工作，完成系统所需功能，特别是对于高实时性的控制，CPU之间的同步偏差值能直接反映系统的性能优劣，同步偏差值越小实时性越好。对于列车控制相关的高实时性的系统，要保证各个执行部件的CPU动作一致性，CPU之间的同步偏差值要能够达到0.2ms甚至更高，才能满足准确计算数据采集、传输、处理、执行的要求。但是目前在传输同步信号过程中，同步信号会可能会受到外界环境等原因的干扰，导致各个CPU无法同步，不能保证CPU的动作一致性，影响系统功能的实现。
因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。
发明内容
本申请的目的是提供一种硬线同步处理装置及控制系统，将主CPU发送的同步信号转换为差分信号进行传输，抗干扰能力强，可以保证与待同步CPU连接的各个接收端电路可同时接收到该差分信号，完成同步处理，保证各个待同步CPU的动作一致性，硬线传输没有时间延时，可靠性高。
为解决上述技术问题，本申请提供了一种硬线同步处理装置，包括：接收端电路和发送端电路，所述发送端电路包括第一隔离收发器及第一共模电感，所述接收端电路包括第二隔离收发器及第二共模电感，其中：
所述第一隔离收发器的接收端与主CPU连接，所述第一隔离收发器的发送端通过所述第一共模电感及所述第二共模电感与所述第二隔离收发器的接收端连接，所述第一共模电感和所述第二共模电感之间通过双绞线连接，所述第二隔离收发器的发送端与待同步CPU的中断接口连接；
所述第一隔离收发器，用于将所述主CPU发送的同步信号转换为差分信号；
所述第二隔离收发器，用于将接收到的所述差分信号转换为单端信号，并将所述单端信号发送至所述待同步CPU，以便所述待同步CPU执行中断服务程序。
优选的，所述接收端电路还包括：
设于所述第一共模电感和所述第二共模电感之间的TVS管。
优选的，所述接收端电路还包括：
设于所述第二共模电感和所述第二隔离收发器之间的第一上拉电阻和第一下拉电阻。
优选的，所述接收端电路还包括：
设于第一供电电源和所述第二隔离收发器之间的第一滤波电容模块。
优选的，所述接收端电路还包括：
与所述第二隔离收发器的电压输出端口连接的第二滤波电容模块，与所述第二滤波电容模块连接的磁珠，所述磁珠用于吸收EMI。
优选的，该接收端电路还包括第一电阻，所述第二隔离收发器的接收使能端和所述发送使能端均通过所述第一电阻接地，以使所述第二隔离收发器保持接收有效。
优选的，当所述接收端电路为所述控制系统中的最后一个节点，该接收端电路还包括终端匹配电阻和第二电阻，其中：
所述终端匹配电阻的第一端与所述第二共模电感的第一输出端连接，所述终端匹配电阻的第二端与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第二共模电感的第二输出端连接。
优选的，所述发送端电路还包括第三电阻，所述第一隔离收发器的接收使能端和所述发送使能端均通过所述第三电阻连接第二供电电源，以使所述第一隔离收发器保持发送有效。
优选的，所述第一隔离收发器和所述第二隔离收发器均为ADM2582芯片。
为解决上述技术问题，本申请还提供了一种控制系统，包括：
主CPU，N个待同步CPU，N为正整数；
设于所述主CPU和每一所述待同步CPU之间、如上文任意一项所述的硬线同步处理装置。
本申请提供了一种硬线同步处理装置，通过与主CPU连接的第一隔离收发器将主CPU发送的同步信号转换为差分信号进行传输，抗干扰能力强，可以保证与待同步CPU连接的各个接收端电路可同时接收到该差分信号，通过第二隔离收发器将差分信号转换为单端信号，发送给待同步CPU的终端接口，该单端信号可看作是一个中断信号，当各个待同步CPU接收到该中断信号后，执行中断服务程序，完成同步处理，保证各个待同步CPU的动作一致性。此外，本申请通过双绞线作为接收端电路和发送端电路之间的信号传输线，硬线传输没有时间延时，可靠性高。本申请还提供了一种控制系统，具有和上述硬线同步处理装置相同的有益效果。
附图说明
为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请所提供的一种硬线同步处理装置的结构示意图；
图2为本申请所提供的一种接收端电路的结构示意图；
图3为本申请所提供的一种发送端电路的结构示意图。
具体实施方式
本申请的核心是提供一种硬线同步处理装置及控制系统，将主CPU发送的同步信号转换为差分信号进行传输，抗干扰能力强，可以保证与待同步CPU连接的各个接收端电路可同时接收到该差分信号，完成同步处理，保证各个待同步CPU的动作一致性，硬线传输没有时间延时，可靠性高。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参照图1，图1为本申请所提供的一种硬线同步处理装置的结构示意图，该硬线同步处理装置包括：
接收端电路和发送端电路，发送端电路包括第一隔离收发器1及第一共模电感L2，接收端电路包括第二隔离收发器2及第二共模电感L1，其中：
第一隔离收发器1的接收端与主CPU连接，第一隔离收发器1的发送端通过第一共模电感L2及第二共模电感L1与第二隔离收发器2的接收端连接，第一共模电感L2和第二共模电感L1之间通过双绞线连接，第二隔离收发器2的发送端与待同步CPU的中断接口连接；
第一隔离收发器1，用于将主CPU发送的同步信号转换为差分信号；
第二隔离收发器2，用于将接收到的差分信号转换为单端信号，并将单端信号发送至待同步CPU，以便待同步CPU执行中断服务程序。
可以理解的是，控制系统中通常包括多个CPU，在进行同步时，将发送同步信号的CPU看作是主CPU，其他CPU可看作待同步CPU。
具体的，本实施例基于差分线传输同步信号，构成系统硬线同步，以实现高实时性要求的控制。参照图1所示，本实施例所提供的硬线同步处理装置包括接收端电路和发送端电路，接收端电路和发送端电路通过双绞线连接，同步源由主CPU的GPIO口定时发起，经第一隔离收发器1将同步信号转换为差分信号，通过双绞线传送至控制系统中的各个接收端电路，由各个接收端电路中的第二隔离收发器2将差分信号转换为单端信号发送至待同步CPU的中断接口，待同步CPU依据收到的中断信号，快速响应该中断，执行中断服务程序，完成同步处理。第一共模电感L2和第二共模电感L1用于滤除传输线上的共模干扰。采用本申请的方案，控制系统上每一个接收端电路均能同时收到信号并进行同步处理，系统同步时间误差可达0.2ms以上。
可见，本实施例中，通过与主CPU连接的第一隔离收发器1将主CPU发送的同步信号转换为差分信号进行传输，抗干扰能力强，可以保证与待同步CPU连接的各个接收端电路可同时接收到该差分信号，通过第二隔离收发器2将差分信号转换为单端信号，发送给待同步CPU的终端接口，该单端信号可看作是一个中断信号，当各个待同步CPU接收到该中断信号后，执行中断服务程序，完成同步处理，保证各个待同步CPU的动作一致性。此外，本申请通过双绞线作为接收端电路和发送端电路之间的信号传输线，硬线传输没有时间延时，可靠性高。
下面分别对接收端电路和发送端电路进行详细说明。
请参照图2，图2为本申请所提供的一种接收端电路的结构示意图，图2中，第二隔离收发器2采用ADM2587，以下均以ADM2587作为隔离收发器对接收端电路的原理进行说明。
作为一种优选的实施例，接收端电路还包括：
设于第一共模电感L2和第二共模电感L1之间的TVS管V2。
作为一种优选的实施例，接收端电路还包括：
设于第二共模电感L1和第二隔离收发器2之间的第一上拉电阻R41和第一下拉电阻R39。
作为一种优选的实施例，接收端电路还包括：
设于第一供电电源和第二隔离收发器2之间的第一滤波电容模块。
作为一种优选的实施例，接收端电路还包括：
与第二隔离收发器2的电压输出端口连接的第二滤波电容模块，与第二滤波电容模块连接的磁珠，磁珠用于吸收EMI。
作为一种优选的实施例，该接收端电路还包括第一电阻R45，第二隔离收发器2的接收使能端和发送使能端均通过第一电阻R45接地，以使第二隔离收发器2保持接收有效。
作为一种优选的实施例，当接收端电路为控制系统中的最后一个节点，该接收端电路还包括终端匹配电阻R44和第二电阻R43，其中：
终端匹配电阻R44的第一端与第二共模电感L1的第一输出端连接，终端匹配电阻R44的第二端与第二电阻R43的第一端连接，第二电阻R43的第二端与第二共模电感L1的第二输出端连接。
具体的，接收端电路还包括设于第一共模电感L2和第二共模电感L1之间的TVS管V2，用于抑制外部瞬态快速变化的电压，保护后级电路，TVS管V2的反向截止电压可以设置为7V，最大漏电流可以设置为20μA。第二共模电感L1用于滤除传输线上的共模干扰，提高信号质量。第一下拉电阻R39和第一上拉电阻R41，阻值可选择4.7kΩ。ADM2582 D6，用于将差分转成单端信号，送给CPU的中断接口。ADM2582 D6的输入端(下图D6的左侧)供电电压为3.3V，本申请中，第一滤波电容模块可以由多个10μF、0.1μF的电容构成，图2中第一滤波电容模块包括C10、C11、C16、C17、C18，用于滤波去耦，得到稳定干净的电源，输出端的管脚12、19和11、14、20、16为隔离后的电压输出口，电压为5V，本申请中，第二滤波电容模块由多个10μF、0.1μF的电容构成，图2中第二滤波电容模块包括C12、C13、C14、C15，用于滤波去耦，且串联磁珠Z2及磁珠Z3，以便吸收EMI。5、6脚接第一电阻R45至地端，使得该ADM2582 D6一直是接收有效。若该接收端电路在控制系统内为最后一个节点，需要使用终端匹配电阻R44，阻值120Ω，通过安装第二电阻R43使终端电阻跨接在差分线上。经过本接收端电路后得到的信号，IRQ_RX，进入CPU的中断接口，CPU收到该信号后调用中断函数做同步处理。
请参照图3，图3为本申请所提供的一种发送端电路的结构示意图，图3中，第一隔离收发器1采用ADM2587，以下均以ADM2587作为第一隔离收发器1对接收端电路的原理进行说明。
作为一种优选的实施例，发送端电路还包括第三电阻R46，第一隔离收发器1的接收使能端和发送使能端均通过第三电阻R46连接第二供电电源，以使第一隔离收发器1保持发送有效。
具体的，GPIO_TX信号接入ADM2582 D7的7脚，经13、15脚输出差分信号，6、7脚上拉，使得发送使能一直有效。终端电阻R47，阻值120Ω。对于该ADM2582 D7上其他引脚的说明、及第二共模电感L1、电容C21-C29、磁珠Z4、Z5、TVS管V3的说明根据其在电路中的位置，以，与ADM2582 D7的连接引脚，请参照上述接收端电路的描述，本实施例在此不再赘述。
综上所述，采用本申请的方案，通过差分传输硬线同步信号，抗干扰力强，传输距离远，几乎没有时间延时，纯硬件电路，可靠性高，且系统可扩展性强，可以在差分线上挂更多个接收端电路。
另一方面，本申请还提供了一种控制系统，包括：
主CPU，N个待同步CPU，N为正整数；
设于主CPU和每一待同步CPU之间、如上文任意一个实施例所描述的硬线同步处理装置。
对于本申请所提供的一种控制系统的介绍请参照上述实施例，本申请在此不再赘述。
本申请所提供的一种控制系统，具有和上述硬线同步处理装置相同的有益效果。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的状况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其他实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种硬线同步处理装置，其特征在于，包括：接收端电路和发送端电路，所述发送端电路包括第一隔离收发器及第一共模电感，所述接收端电路包括第二隔离收发器及第二共模电感，其中：
所述第一隔离收发器的接收端与主CPU连接，所述第一隔离收发器的发送端通过所述第一共模电感及所述第二共模电感与所述第二隔离收发器的接收端连接，所述第一共模电感和所述第二共模电感之间通过双绞线连接，所述第二隔离收发器的发送端与待同步CPU的中断接口连接；
所述第一隔离收发器，用于将所述主CPU发送的同步信号转换为差分信号；
所述第二隔离收发器，用于将接收到的所述差分信号转换为单端信号，并将所述单端信号发送至所述待同步CPU，以便所述待同步CPU执行中断服务程序。
2.根据权利要求1所述的硬线同步处理装置，其特征在于，所述接收端电路还包括：
设于所述第一共模电感和所述第二共模电感之间的TVS管。
3.根据权利要求1所述的硬线同步处理装置，其特征在于，所述接收端电路还包括：
设于所述第二共模电感和所述第二隔离收发器之间的第一上拉电阻和第一下拉电阻。
4.根据权利要求1所述的硬线同步处理装置，其特征在于，所述接收端电路还包括：
设于第一供电电源和所述第二隔离收发器之间的第一滤波电容模块。
5.根据权利要求1所述的硬线同步处理装置，其特征在于，所述接收端电路还包括：
与所述第二隔离收发器的电压输出端口连接的第二滤波电容模块，与所述第二滤波电容模块连接的磁珠，所述磁珠用于吸收EMI。
6.根据权利要求1所述的硬线同步处理装置，其特征在于，该接收端电路还包括第一电阻，所述第二隔离收发器的接收使能端和所述发送使能端均通过所述第一电阻接地，以使所述第二隔离收发器保持接收有效。
7.根据权利要求1所述的硬线同步处理装置，其特征在于，当所述接收端电路为所述控制系统中的最后一个节点，该接收端电路还包括终端匹配电阻和第二电阻，其中：
所述终端匹配电阻的第一端与所述第二共模电感的第一输出端连接，所述终端匹配电阻的第二端与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第二共模电感的第二输出端连接。
8.根据权利要求1所述的硬线同步处理装置，其特征在于，所述发送端电路还包括第三电阻，所述第一隔离收发器的接收使能端和所述发送使能端均通过所述第三电阻连接第二供电电源，以使所述第一隔离收发器保持发送有效。
9.根据权利要求1-8任意一项所述的硬线同步处理装置，其特征在于，所述第一隔离收发器和所述第二隔离收发器均为ADM2582芯片。
10.一种控制系统，其特征在于，包括：
主CPU，N个待同步CPU，N为正整数；
设于所述主CPU和每一所述待同步CPU之间、如权利要求1-9任意一项所述的硬线同步处理装置。
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