CN112151386A - 堆叠纳米线环栅器件及其制作方法 - Google Patents
堆叠纳米线环栅器件及其制作方法 Download PDFInfo
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Abstract
一种堆叠纳米线环栅器件及其制作方法，其制作方法包括如下步骤：在衬底上依次交替生长牺牲层和沟道层，形成堆叠结构；制作假栅和第一侧墙层；在堆叠结构上形成内凹形貌；淀积第二侧墙层，并形成内侧墙；在第二侧墙层上淀积填充层，平坦化至使第二侧墙层裸露；刻蚀第二侧墙层的顶部和侧壁，剩余内侧墙以及被填充层覆盖的第二侧墙层的底部；去除填充层和第二侧墙层的底部；在衬底上分别外延生长源区和漏区；去除假栅和第一侧墙层；去除牺牲层，形成纳米线沟道；形成环绕纳米线沟道的高K金属栅；填充绝缘层，制作接触孔和引线，完成制备。本发明的制作方法实现第二侧墙层侧壁刻蚀完全且内侧墙保持完好，最终得到堆叠纳米线环栅器件。
Description
技术领域
本发明设计半导体制备技术领域，尤其涉及一种堆叠纳米线环栅器件及其制作方法。
背景技术
5纳米以下集成电路技术中现有的FinFET器件结构面临诸多挑战。环栅纳米线器件由于具有更好的沟道静电完整性、漏电流控制和载流子一维弹道输运等优势，被认为是延续摩尔定律的关键架构之一。近年来，将理想环栅纳米线结构和主流FinFET工艺结合发展下一代集成技术已成为集成电路深入发展的研发关键热点之一。
堆叠纳米线/片的释放是实现环栅器件集成技术的关键点。一般采用内侧墙(inner spacer)技术防止纳米线释放时的横向腐蚀，以免影响器件实际栅长，甚至造成器件短路造成失效。淀积内侧墙的材料一般是Si3N4，淀积完成后需要将顶部和侧壁的Si3N4材料全部刻蚀干净，仅保留极少一部分存在于内侧墙的Si3N4，这就给干法刻蚀工艺带来了极大的难度，当干法刻蚀工艺偏向于各向异性时无法刻蚀完全侧壁的Si3N4，而当干法刻蚀工艺偏向于各向同性时又极容易将内侧墙的Si3N4也刻蚀殆尽，这个平衡点极难控制。
发明内容
有鉴于此，本发明的主要目的在于提出一种堆叠纳米线环栅器件及其制作方法，以期至少部分地解决上述提及的技术问题中的至少之一。
为实现上述目的，本发明的技术方案包括：
作为本发明的一个方面，提供一种堆叠纳米线环栅器件的制作方法，包括如下步骤：
在衬底上通过外延方式依次交替生长牺牲层和沟道层，形成堆叠结构；
在所述堆叠结构上制作假栅；
在所述假栅上制作第一侧墙层；
从各所述牺牲层的裸露表面开始向内刻蚀，在所述堆叠结构上形成相对所述沟道层的内凹形貌；
淀积第二侧墙层，并填充所述内凹形貌的内凹处形成内侧墙；
在所述第二侧墙层上淀积填充层，平坦化至使第二侧墙层裸露；
通过自对准刻蚀方式刻蚀第二侧墙层的顶部和侧壁，剩余内侧墙以及被填充层覆盖的第二侧墙层的底部；
去除所述填充层和第二侧墙层的底部；
在所述衬底上分别外延生长源区和漏区；
湿法腐蚀去除所述假栅和第一侧墙层；
去除所述牺牲层，形成纳米线沟道；
形成环绕所述纳米线沟道的高K金属栅；
填充绝缘层，制作接触孔和引线，完成制备。
作为本发明的另一个方面，还提供一种堆叠纳米线环栅器件，采用如上所述的堆叠纳米线环栅器件的制作方法制备得到。
基于上述技术方案，本发明相较于现有技术，至少具有以下有益效果的其中之一或其中一部分：
本发明提出了一种工艺简单，与集成电路工艺相兼容且适宜批量生产的方式进行干法刻蚀形成内侧墙，在保留内侧墙的同时刻蚀完全侧壁的侧墙层；在侧墙层淀积后，通过填充层填充并回刻，进一步自对准方式刻蚀侧壁层，从而得到完整的内侧墙，最终得到栅长保持一致的堆叠纳米线环栅器件；
本发明通过自对准方式刻蚀第二侧墙层的顶部和侧壁；通过各向异性刻蚀方式去除第二侧墙层底部；工艺简单且适宜批量生产；
本发明通过旋涂碳或者聚酰亚胺作为填充层，在刻蚀侧墙层时选择比较高，且容易通过灰化工艺去除。
附图说明
图1为本发明实施例的堆叠纳米线环栅器件示意图；
图2为本发明实施例的在衬底上形成堆叠层的示意图；
图3为本发明实施例的在图2的结构上形成堆叠结构的示意图；
图4为本发明实施例的在图3的结构上形成假栅和第一侧墙层的示意图；
图5为本发明实施例的在图4的结构上形成内凹形貌的示意图；
图6为本发明实施例的在图5的结构上形成第二侧墙层的示意图；
图7为本发明实施例的在图6的结构上形成填充层的示意图；
图8为本发明实施例的在图7的结构上将填充层平坦化的示意图；
图9为本发明实施例的在图8的结构上刻蚀第二侧墙层的顶部和侧壁的示意图；
图10为本发明实施例的在图9的结构上去除填充层和第二侧墙层的底部的示意图；
图11为本发明实施例的在图10的结构上生长源区和漏区的示意图。
以上附图中，附图标记含义如下：
1、SOI片；2、堆叠层；201、Si层；202、SiGe层；3、堆叠结构；4、假栅；5、第一侧墙层；6、第二侧墙层；7、填充层；8、内侧墙；901、源区；902、漏区；10、绝缘层、11、引线；12、高K金属栅。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
作为本发明的一个方面，提供一种堆叠纳米线环栅器件的制作方法，包括如下步骤：
在衬底上通过外延方式依次交替生长牺牲层和沟道层，形成堆叠结构；
在堆叠结构上制作假栅；
在假栅上制作第一侧墙层；
从各牺牲层的裸露表面开始向内刻蚀，在堆叠结构上形成相对沟道层的内凹形貌；
淀积第二侧墙层，并填充内凹形貌的内凹处形成内侧墙；
在第二侧墙层上淀积填充层，平坦化至使第二侧墙层裸露；
通过自对准刻蚀方式刻蚀第二侧墙层的顶部和侧壁，剩余内侧墙以及被填充层覆盖的第二侧墙层的底部；
去除填充层和第二侧墙层的底部；
在衬底上分别外延生长源区和漏区；
湿法腐蚀去除假栅和第一侧墙层；
去除牺牲层，形成纳米线沟道；
形成环绕纳米线沟道的高K金属栅；
填充绝缘层，制作接触孔和引线，完成制备。
在本发明的实施例中，形成堆叠结构步骤中，具体包括如下子步骤：
在衬底上通过外延方式依次交替生长牺牲层和沟道层，形成堆叠层；
利用光刻技术，在堆叠层上形成图案化的光刻胶；
以图案化的光刻胶为掩膜，干法刻蚀堆叠层至衬底；
去除光刻胶，形成堆叠结构。
在本发明的实施例中，形成内凹形貌的步骤中，采用原子层刻蚀方式刻蚀各牺牲层；
其中，内凹形貌的相对沟道层的内凹深度与第一侧墙层的厚度相同。
在本发明的实施例中，淀积第二侧墙层步骤中，第二侧墙层的材料包括氮化硅、一氮化硅、碳化硅或者氮氧化硅。
在本发明的实施例中，淀积填充层并平坦化的步骤中，填充层的材料包括旋涂碳或者聚酰亚胺；
平坦化的方式包括干法刻蚀或者化学机械抛光。
在本发明的实施例中，去除填充层和第二侧墙层的底部的步骤中，具体操作包括：
采用灰化方法去除填充层；
采用干法各向异性刻蚀去除第二侧墙层的底部；
其中，灰化方法的条件包括：压力为100mT～2T；氧气流量为1000sccm～5000sccm。
在本发明的实施例中，形成纳米线沟道的步骤中，采用氯化氢气体腐蚀或者原子层刻蚀方法去除牺牲层，形成纳米线沟道。
在本发明的实施例中，形成环绕纳米线沟道的高K金属栅的步骤中，具体操作包括：
在纳米线沟道上淀积高K金属；以及
在牺牲层去除后的空间内填充高K金属。
在本发明的实施例中，假栅的材料包括多晶硅；
第一侧墙层的材料包括氧化硅；
衬底为SOI衬底。
作为本发明的另一个方面，还提供一种堆叠纳米线环栅器件，采用如上的堆叠纳米线环栅器件的制作方法制备得到。
下面结合具体实施例对本发明的技术方案作进一步说明，但需要注意的是，下述的实施例仅用于说明本发明的技术方案，但本发明并不限于此。
图1为本发明实施例提供的一种堆叠纳米线环栅器件；其制作方法包括如下步骤：
步骤1：在SOI(Silicon On Insulator，绝缘层上的硅)片1上通过外延方式依次交叠生长SiGe层202和Si层201，形成堆叠层2；外延的层数可以是一层也可以是多层。
如图2所示，Si层201作为沟道层，其层数决定了后续纳米线根数。
步骤2：通过干法刻蚀工艺实现堆叠的Si/SiGe结构。
如图3所示，步骤1中得到的样品通过光刻和干法刻蚀定义出Si/SiGe堆叠结构3。
步骤3：依次制作假栅4和第一侧墙层5。
如图4所示，其中，假栅4采用的材料为多晶硅，第一侧墙层5采用的材料为氧化硅。
假栅4定义出后续高K金属栅的位置。
步骤4：通过原子层刻蚀方式刻蚀SiGe层202，形成内凹形貌。
如图5所示，其中，内凹形貌的刻蚀深度与第一侧墙层5厚度一致；内凹深度与第一侧墙层5一致更有利于后续高K金属栅的形成，有利于高K金属栅能淀积的正好环绕Si纳米线沟道。
步骤5：淀积第二侧墙层6，填充满刻蚀出的内凹形貌的凹槽形成内侧墙8。
如图6所示，淀积第二侧墙层6，且填充满内凹处，第二侧墙层6材料一般为Si3N4。但是并不局限于此，第二侧墙层6材料还可以扩展到SiC，SiN，SiON等。
步骤6：在第二侧墙层6上淀积填充层7，平坦化至使第二侧墙层6裸露。
如图7所示，填充层7的材质可以为SOC(旋涂碳)或者PI(聚酰亚胺)。这两种材料在刻蚀侧墙层时选择比较高，且比较容易通过灰化工艺去除。
如图8所示，平坦化的方式可以采用回刻或者CMP(chemical mechanicalpolishing，化学机械抛光)直到露出第二侧墙层6。其中，回刻是指整面干法刻蚀。
步骤7：通过干法各向异性刻蚀第二侧墙层6的顶部和侧壁。
如图9所示，通过自对准刻蚀方式刻蚀第二侧墙层的顶部和侧壁，仅留下内侧墙8和底部第二侧墙层。
步骤8：通过灰化工艺去除填充层7，再通过干法各向异性刻蚀去除底部Si3N4材料，仅留下内侧墙8。
如图10所示，其中，依次去除填充层7和第二侧墙层底部，形成完整的内侧墙8，且第二侧墙层6的侧壁及底部完全刻蚀。
灰化工艺为在去胶腔室用比较大的压力100mT～2T，高的氧气流量1000sccm～5000sccm来进行化学反应去除全部的填充层。
步骤9：通过外延方式生长源区901和漏区902。
如图11所示，其中，源区901和漏区902的材质为硅，该源区901和漏区902通过假栅4下方的体硅纳米线外延出来的。
步骤10：湿法腐蚀去除假栅4和第一侧墙层5。
步骤11：释放SiGe层202，形成纳米线沟道。
其中，用HCl气体或者原子层刻蚀方式去除SiGe层202形成Si纳米线沟道。
步骤12：形成环绕纳米线沟道的高K金属栅12；填充绝缘层10，制作接触孔和引线11，完成制备。
其中，在原假栅形成位置以及SiGe层202释放后的空间填充高K金属，形成环绕纳米线沟道的高K金属栅12。
然后在SOI片1的裸露区域以及源区901、漏区902和高K金属栅12上形成绝缘层10，并在源区901、漏区902和高K金属栅12对应位置形成接触孔，并淀积金属，形成金属引线，得到如图1所示的堆叠纳米线环栅器件。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种堆叠纳米线环栅器件的制作方法，其特征在于，包括如下步骤：
在衬底上通过外延方式依次交替生长牺牲层和沟道层，形成堆叠结构；
在所述堆叠结构上制作假栅；
在所述假栅上制作第一侧墙层；
从各所述牺牲层的裸露表面开始向内刻蚀，在所述堆叠结构上形成相对所述沟道层的内凹形貌；
淀积第二侧墙层，并填充所述内凹形貌的内凹处形成内侧墙；
在所述第二侧墙层上淀积填充层，平坦化至使第二侧墙层裸露；
通过自对准刻蚀方式刻蚀第二侧墙层的顶部和侧壁，剩余内侧墙以及被填充层覆盖的第二侧墙层的底部；
去除所述填充层和第二侧墙层的底部；
在所述衬底上分别外延生长源区和漏区；
湿法腐蚀去除所述假栅和第一侧墙层；
去除所述牺牲层，形成纳米线沟道；
形成环绕所述纳米线沟道的高K金属栅；
填充绝缘层，制作接触孔和引线，完成制备。
2.如权利要求1所述的制作方法，其特征在于，
所述形成堆叠结构步骤中，具体包括如下子步骤：
在衬底上通过外延方式依次交替生长牺牲层和沟道层，形成堆叠层；
利用光刻技术，在所述堆叠层上形成图案化的光刻胶；
以图案化的光刻胶为掩膜，干法刻蚀所述堆叠层至所述衬底；
去除光刻胶，形成堆叠结构。
3.如权利要求1所述的制作方法，其特征在于，
所述形成内凹形貌的步骤中，采用原子层刻蚀方式刻蚀各所述牺牲层；
其中，所述内凹形貌的相对所述沟道层的内凹深度与所述第一侧墙层的厚度相同。
4.如权利要求1所述的制作方法，其特征在于，
所述淀积第二侧墙层步骤中，所述第二侧墙层的材料包括氮化硅、一氮化硅、碳化硅或者氮氧化硅。
5.如权利要求1所述的制作方法，其特征在于，
所述淀积填充层并平坦化的步骤中，所述填充层的材料包括旋涂碳或者聚酰亚胺；
所述平坦化的方式包括干法刻蚀或者化学机械抛光。
6.如权利要求1所述的制作方法，其特征在于，
所述去除填充层和第二侧墙层的底部的步骤中，具体操作包括：
采用灰化方法去除所述填充层；
采用干法各向异性刻蚀去除所述第二侧墙层的底部；
其中，所述灰化方法的条件包括：压力为100mT～2T；氧气流量为1000sccm～5000sccm。
7.如权利要求1所述的制作方法，其特征在于，
所述形成纳米线沟道的步骤中，采用氯化氢气体腐蚀或者原子层刻蚀方法去除所述牺牲层，形成纳米线沟道。
8.如权利要求1所述的制作方法，其特征在于，
所述形成环绕所述纳米线沟道的高K金属栅的步骤中，具体操作包括：
在所述纳米线沟道上淀积高K金属；以及
在所述牺牲层去除后的空间内填充高K金属。
9.如权利要求1所述的制作方法，其特征在于，
所述假栅的材料包括多晶硅；
所述第一侧墙层的材料包括氧化硅；
所述衬底为SOI衬底。
10.一种堆叠纳米线环栅器件，其特征在于，采用如权利要求1至9任一项所述的堆叠纳米线环栅器件的制作方法制备得到。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022151044A1 (zh) * | 2021-01-13 | 2022-07-21 | 华为技术有限公司 | 一种存储器、环栅场效应晶体管以及制备方法 |
Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104752185A (zh) * | 2013-12-31 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极的形成方法 |
| CN105633004A (zh) * | 2014-10-27 | 2016-06-01 | 中国科学院微电子研究所 | 自对准接触制造方法 |
| CN106030815A (zh) * | 2014-03-24 | 2016-10-12 | 英特尔公司 | 制造纳米线器件的内部间隔体的集成方法 |
| US20180006139A1 (en) * | 2016-06-30 | 2018-01-04 | International Business Machines Corporation | Nanowire fet including nanowire channel spacers |
| CN107749421A (zh) * | 2017-09-30 | 2018-03-02 | 中国科学院微电子研究所 | 垂直堆叠的环栅纳米线晶体管及其制备方法 |
| CN107845684A (zh) * | 2017-09-30 | 2018-03-27 | 中国科学院微电子研究所 | 垂直堆叠的环栅纳米线晶体管及其制备方法 |
| US20180294345A1 (en) * | 2015-10-26 | 2018-10-11 | Shanghai Ic R&D Center Co., Ltd. | Method of forming gate-all-around structures |
| CN109216454A (zh) * | 2017-07-07 | 2019-01-15 | 中芯国际集成电路制造(北京)有限公司 | 纳米线晶体管及其形成方法 |
| CN109830525A (zh) * | 2019-01-25 | 2019-05-31 | 中国科学院微电子研究所 | 纳米线器件的制作方法 |
| CN110189997A (zh) * | 2019-04-28 | 2019-08-30 | 中国科学院微电子研究所 | 堆叠纳米片环栅晶体管及其制备方法 |
| CN110246899A (zh) * | 2019-06-05 | 2019-09-17 | 华东师范大学 | 一种具有双层侧墙结构的纳米片环栅场效应晶体管 |
| CN110277316A (zh) * | 2018-03-13 | 2019-09-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US20200066894A1 (en) * | 2018-08-21 | 2020-02-27 | Globalfoundries Inc. | Nanosheet field-effect transistors formed with sacrificial spacers |
| CN110938434A (zh) * | 2019-12-05 | 2020-03-31 | 中国科学院微电子研究所 | 内侧墙的刻蚀方法、刻蚀气体及纳米线器件的制备方法 |
| TW202013729A (zh) * | 2018-05-30 | 2020-04-01 | 美商格芯（美國）集成電路科技有限公司 | 形成具有多個矽化物層的環繞接點 |
| CN111490092A (zh) * | 2019-01-29 | 2020-08-04 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| US20200279918A1 (en) * | 2019-03-01 | 2020-09-03 | International Business Machines Corporation | Contact resistance reduction in nanosheet device structure |
-
2020
- 2020-09-27 CN CN202011036930.4A patent/CN112151386B/zh active Active
Patent Citations (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104752185A (zh) * | 2013-12-31 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极的形成方法 |
| CN106030815A (zh) * | 2014-03-24 | 2016-10-12 | 英特尔公司 | 制造纳米线器件的内部间隔体的集成方法 |
| CN105633004A (zh) * | 2014-10-27 | 2016-06-01 | 中国科学院微电子研究所 | 自对准接触制造方法 |
| US20180294345A1 (en) * | 2015-10-26 | 2018-10-11 | Shanghai Ic R&D Center Co., Ltd. | Method of forming gate-all-around structures |
| US20180006139A1 (en) * | 2016-06-30 | 2018-01-04 | International Business Machines Corporation | Nanowire fet including nanowire channel spacers |
| CN109216454A (zh) * | 2017-07-07 | 2019-01-15 | 中芯国际集成电路制造(北京)有限公司 | 纳米线晶体管及其形成方法 |
| CN107749421A (zh) * | 2017-09-30 | 2018-03-02 | 中国科学院微电子研究所 | 垂直堆叠的环栅纳米线晶体管及其制备方法 |
| CN107845684A (zh) * | 2017-09-30 | 2018-03-27 | 中国科学院微电子研究所 | 垂直堆叠的环栅纳米线晶体管及其制备方法 |
| CN110277316A (zh) * | 2018-03-13 | 2019-09-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| TW202013729A (zh) * | 2018-05-30 | 2020-04-01 | 美商格芯（美國）集成電路科技有限公司 | 形成具有多個矽化物層的環繞接點 |
| US20200066894A1 (en) * | 2018-08-21 | 2020-02-27 | Globalfoundries Inc. | Nanosheet field-effect transistors formed with sacrificial spacers |
| TW202009996A (zh) * | 2018-08-21 | 2020-03-01 | 美商格芯（美國）集成電路科技有限公司 | 形成有犧牲間隔件之奈米片場效電晶體 |
| CN109830525A (zh) * | 2019-01-25 | 2019-05-31 | 中国科学院微电子研究所 | 纳米线器件的制作方法 |
| CN111490092A (zh) * | 2019-01-29 | 2020-08-04 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| US20200279918A1 (en) * | 2019-03-01 | 2020-09-03 | International Business Machines Corporation | Contact resistance reduction in nanosheet device structure |
| CN110189997A (zh) * | 2019-04-28 | 2019-08-30 | 中国科学院微电子研究所 | 堆叠纳米片环栅晶体管及其制备方法 |
| CN110246899A (zh) * | 2019-06-05 | 2019-09-17 | 华东师范大学 | 一种具有双层侧墙结构的纳米片环栅场效应晶体管 |
| CN110938434A (zh) * | 2019-12-05 | 2020-03-31 | 中国科学院微电子研究所 | 内侧墙的刻蚀方法、刻蚀气体及纳米线器件的制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022151044A1 (zh) * | 2021-01-13 | 2022-07-21 | 华为技术有限公司 | 一种存储器、环栅场效应晶体管以及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112151386B (zh) | 2023-01-06 |
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