CN112147491B - 可重配置自动测试电路板卡及系统 - Google Patents

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Abstract

本发明公开了一种可重配置自动测试电路板卡及系统，该自动测试系统包括可重配置自动测试电路板卡，电路板卡包括母电路板和子电路板，所述母电路板和子电路板叠加配置，在母电路板上叠加不同的子电路板，以实现电路板卡的重配置。能够用于不同规格的芯片的测试，如此测试效率高，实现芯片测试的低成本和高产能的效果，易于推广。

Description

可重配置自动测试电路板卡及系统
技术领域
本发明涉及芯片自动检测技术领域，尤其涉及可重配置自动测试电路板卡及系统。
背景技术
传统的芯片自动测试系统是由数片电路板卡组成，测试系统上的每片电路板卡针对待测芯片执行单一规格参数范围(电压，时率，测试波形、格式等)，即现有自动测试系统只能配置单一参数规格的测试电路板卡，只能测试一定范围的芯片参数。对于不同规格的芯片，或是复杂的系统级(SOC)芯片，只能就系统的参数范围降低芯片测试参数，或使用较高规格的测试系统，甚至得分别测试不同的芯片参数。如此测试效率低，大大影响芯片的测试成本和产出，导致成本高以及产能小的问题，整个测试系统的性价比低。因此，由于上述原因而阻碍传统的芯片自动测试系统的进一步推广应用，尤其是很难在小型及微型企业中普及，当然大中型企业也在积极寻求更好地方式来解决这一问题。
因此，为了解决上述存在的技术问题，本发明提供了可重配置自动测试电路板卡及系统，测试效率高，成本低，产能大。
发明内容
为了技术上述的技术问题，本发明提出了一种测试效率高，成本低以及产能大的可重配置自动测试电路板卡及系统。
第一方面，本发明公开了一种可重配置自动测试电路板卡，包括母电路板和子电路板，所述母电路板和子电路板叠加配置，在所述母电路板上叠加不同的子电路板，以实现电路板卡的重配置。
采用以上技术方案，所述母电路板上配置有FPGA模块，所述FPGA模块用于控制电路板卡实现自动测试。
采用以上技术方案，所述母电路板上配置有时率偏斜校准模块，所述时率偏斜校准模块用于获取待测芯片的时间和频率参数，并对待测芯片的时率进行偏斜校准。
采用以上技术方案，所述子电路板上配置有测试芯片组，所述测试芯片组包括多个芯片单体，单个所述芯片单体为集成式芯片，集成式芯片包括多个数字通道。
第二方面，本发明公开了一种自动测试系统，其特征在于：该系统包括：
系统背板；
电路板卡，与所述系统背板连接，所述电路板卡包括母电路板和子电路板，所述母电路板和子电路板叠加配置，在所述母电路板上叠加不同的子电路板，以实现电路板卡的重配置；
测试模块，与所述电路板卡连接，所述测试模块用于获取待测芯片的参数信号自动生成驱动待测芯片的测试样式；
测试接口仪器，与所述电路板卡连接，所述测试接口仪器用于连接待测芯片。
采用以上技术方案，所述电路板卡的数量为至少一片，所述系统背板包括同步总线，至少一片电路板卡两两之间通过同步总线连接。
采用以上技术方案，所述母电路板上配置有FPGA模块，所述FPGA模块用于控制电路板卡实现自动测试。
采用以上技术方案，所述子电路板上配置有测试芯片组，所述测试芯片组包括多个芯片单体，单个所述芯片单体为集成式芯片，集成式芯片包括多个数字通道。
采用以上技术方案，所述测试模块包括时序单元和波形单元，所述时序单元和波形单元分别获取待测芯片的时序样式和波形样式，自动生成测试样式，且测试样式存储在FPGA模块内，FPGA模块以驱动待测芯片，依据待测芯片的响应结果判断待测芯片的功能是否正常。
采用以上技术方案，该系统包括通讯模块，所述通讯模块用于实现电路板卡与测试接口仪器之间的交互传输配置。
本发明的有益效果：本发明提供一种自动测试系统，该系统包括可重配置电路板卡，电路板卡包括母电路板和子电路板，母电路板和子电路板叠加配置，在母电路板上叠加不同的子电路板，以实现电路板卡的重配置，能够用于不同规格的芯片的测试，如此测试效率高，实现芯片测试的低成本和高产能的效果，易于推广。
附图说明
图1是本发明实施例1的结构示意图。
图2是本发明实施例1中测试芯片组的结构示意图。
图3是本发明实施例2的系统框图。
图4是本发明实施例2与传统自动测试系统关于测试效率的对比结果。
图5是本发明实施例2与传统自动测试系统关于电路板卡的对比结果。
图中标号说明：1、电路板卡；11、母电路板；111、FPGA模块；112、时率偏斜校准模块；113、闪存模块；12、子电路板；121、芯片单体；1211、数字通道电路；1212、电源测量模块；2、系统背板；21、连接总线；22、同步总线；31、时序单元；32、波形单元；4、测试接口仪器；5、通讯模块；6、本地存储模块；7、待测芯片。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
实施例1
参照图1和图2所示，本发明实施例1提供一种可重配置自动测试电路板卡1，该电路板卡1包括母电路板11和子电路板12，母电路板11和子电路板12叠加配置，采用子母电路板11叠层的结构实现电路板卡1的模块化设计，依据不同的待测芯片7参数设计不同的子电路板12，在母电路板11上叠加不同的子电路板12，以实现电路板卡1的重配置，每次检测不同规格及参数的待测芯片7时，母电路板11不变，只需更换与待测芯片7相适配的子电路板12即可，从而实现低成本、高产能的效果。
基于本实施例的情况下，母电路板11上配置有FPGA模块111和时率偏斜校准模块112，时率偏斜校准模块112用于获取待测芯片7的时间和频率参数，并对待测芯片7的时率进行偏斜校准；关于时率偏斜校准模块112的偏斜校准包含了传播延迟调整(范围可达20奈秒)和下降沿调整(调整范围可达+/-5奈秒)，这些调整参数都会由FPGA模块111的偏斜校准功能写入系统内，如此能够让时率的递延最佳化，减少待测芯片7的误测，从而减少产能的损失。
基于本实施例的情况下，本发明子电路板12上配置有测试芯片组，测试芯片组包括多个芯片单体121，单个芯片单体121为集成式芯片，集成式芯片包括多个数字通道，优选的，本发明测试芯片组包括4个芯片单体121，每个芯片单体121内集成有8个数字通道，每个数字通道均是完整且独立的结构，对于大多数测试器应用程序而言,无需开发或采用针对每个引脚的额外模拟硬件，节约成本投入；还有每个芯片单体121上都配置一组电源测量模块1212(PMU)，每个芯片单体121内的8个数字通道和电源测量模块1212可以组成一组独立的测试单元，四个芯片单体121可以组成四组测试单元，而达到四个待测芯片7同时测试的功能，从而提高测试效率，增加测试产能。
实施例2
参照图3所示，本发明实施例2提供一种可重配置自动测试系统，该系统包括系统背板2、电路板卡1、测试模块、测试接口仪器4和通讯模块5，在系统背板2上设有连接总线21，电路板卡1通过连接总线21与系统背板2连接，测试模块连接电路板卡1，电路板卡1连接测试接口仪器4，测试接口仪器4用于连接待测芯片7，通讯模块5用于实现电路板卡1与测试接口仪器4之间的交互传输配置；
其中电路板卡1包括母电路板11和子电路板12，母电路板11和子电路板12叠加配置，在母电路板11上叠加不同的子电路板12，以实现电路板卡1的重配置，每次检测不同规格及参数的待测芯片7时，母电路板11不变，只需更换与待测芯片7相适配的子电路板12即可，从而实现低成本、高产能的效果；由于母电路板11上走的都是超高频率(50MHz/100MHz/200MHz)的数字信号，而子电路板12甚至是待测芯片7的时率颤动都容易受母电路板11上的高频数字信号影响，因此本发明采用子母电路板11分开设计的方式，将功能分别配置在两片叠加的子母电路板11上，能够有效减少因杂音的影响而导致测量精度低的问题，提高了系统精度，因而提升了待测芯片7的测试率。
基于本实施例的情况下，测试模块包括时序单元31和波形单元32，时序单元31和波形单元32分别获取待测芯片7的时序样式和波形样式，并依据待测芯片7的时序样式和波形样式自动生成测试样式，且测试样式存储在FPGA模块111内，FPGA模块111以驱动待测芯片7，依据待测芯片7的响应结果判断待测芯片7的功能是否正常，FPGA模块111配置了32M的高速SRAM，用于存放待测芯片7的所有时序样式、波形样式及其测试样式，同时也用于存放测试错误的信息，便于后续进行处置，而且系统还包括本地存储模块6，用于完成数据的实时存储。
基于本实施例的情况下，本发明在子电路板12上配置测试芯片组，测试芯片组包括多个芯片单体121，单个芯片单体121包括多个数字通道，关于芯片单体121的具体结构及其原理已经在实施例1中做了详细的阐述，本实施例在这里不做赘述；
还有每个芯片单体121采用集成式芯片，一方面减小了电路板卡1的面积，减少了元器件的使用，节省了系统成本；另一方面提高量测精度，减少数字通道间的差异，减少系统校验需求。
基于本实施例的情况下，电路板卡1的数量为至少一片，系统背板2包括同步总线22，至少一片电路板卡1两两之间通过同步总线22连接，每片电路板卡1都可以要求其它电路板卡1同步，当然同步功能是由母电路板11上的FPGA模块111完成；因此同一个平台上可以配置不同参数规范的电路板卡1以测试复杂的系统级芯片，平台上的每片电路板卡1都是完整的测试系统，系统软件可以轻易的识别其它电路板卡1的量测仪器，并透过相关的API操控完成待测芯片7的测试；基于断电保护的需要，本发明在母电路板11上设有闪存模块113，FPGA模块111存储在闪存模块113内，以利于产品更新。
在实际工作时，首先依据待测芯片7的规格参数设计对应的子电路板12，并将该子电路板12叠加至母电路板11上形成模块化的电路板卡1，之后待测芯片7通过测试接口仪器4连接电路板卡1，FPGA模块111驱动芯片单体121检测待测芯片7，测试模块分别获取待测芯片7的时序样式和波形样式，并依据待测芯片7的时序样式和波形样式自动生成测试样式，且测试样式存储在FPGA模块111内，FPGA模块111通过芯片单体121上的数字通道电路1211驱动待测芯片7，依据待测芯片7的响应结果判断待测芯片7的功能是否正常。
相较于传统的芯片自动测试系统而言，本发明从以下三个方面来阐述本发明的有益效果：
1.测试效率的提升：相同芯片的测试效能与同类型自动测试系统可以提高50％以上，具体详见图4所示的对照数据；
2.电路板卡尺寸的比较：电路板卡的尺寸面积缩小至同类型系统的四分之一，具体详见图5所示的对照数据；
3.减少生产时程和成本：因为电路板卡尺寸的缩小，使用的元器件数量少。大大减低了电路板卡的代工和组装成本(约为原来的30％)，而且使用集成化的检测芯片，减少了系统组装时的校准时间，系统整体组装生产的时间可以由原来的7天缩短至3天。
以上所述实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (5)

1.一种可重配置自动测试电路板卡，其特征在于，包括母电路板和子电路板，所述母电路板和子电路板叠加配置，在所述母电路板上叠加不同的子电路板，以实现电路板卡的重配置；
所述母电路板上配置有FPGA模块，所述FPGA模块用于控制电路板卡实现自动测试；
所述母电路板上配置有时率偏斜校准模块，所述时率偏斜校准模块用于获取待测芯片的时间和频率参数，并对待测芯片的时率进行偏斜校准；
所述子电路板上配置有测试芯片组，所述测试芯片组包括多个芯片单体，单个所述芯片单体为集成式芯片，集成式芯片包括多个数字通道。
2.一种自动测试系统，其特征在于：该系统包括：
系统背板；
电路板卡，与所述系统背板连接，所述电路板卡包括母电路板和子电路板，所述母电路板和子电路板叠加配置，在所述母电路板上叠加不同的子电路板，以实现电路板卡的重配置；
测试模块，与所述电路板卡连接，所述测试模块用于获取待测芯片的参数信号自动生成驱动待测芯片的测试样式；
测试接口仪器，与所述电路板卡连接，所述测试接口仪器用于连接待测芯片；
所述母电路板上配置有FPGA模块，所述FPGA模块用于控制电路板卡实现自动测试；
所述母电路板上配置有时率偏斜校准模块，所述时率偏斜校准模块用于获取待测芯片的时间和频率参数，并对待测芯片的时率进行偏斜校准；
所述子电路板上配置有测试芯片组，所述测试芯片组包括多个芯片单体，单个所述芯片单体为集成式芯片，集成式芯片包括多个数字通道。
3.如权利要求2所述的自动测试系统，其特征在于：所述电路板卡的数量为至少一片，所述系统背板包括同步总线，至少一片电路板卡两两之间通过同步总线连接。
4.如权利要求2所述的自动测试系统，其特征在于：所述测试模块包括时序单元和波形单元，所述时序单元和波形单元分别获取待测芯片的时序样式和波形样式，自动生成测试样式，且测试样式存储在FPGA模块内，FPGA模块以驱动待测芯片，依据待测芯片的响应结果判断待测芯片的功能是否正常。
5.如权利要求2所述的自动测试系统，其特征在于：该系统包括通讯模块，所述通讯模块用于实现电路板卡与测试接口仪器之间的交互传输配置。
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