CN112117298A - 三维相变存储器及其制备方法 - Google Patents

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Abstract

本发明实施例公开了一种三维相变存储器及其制备方法，其中，所述三维相变存储器包括：沿第一方向延伸的第一导电线、沿第二方向延伸的第二导电线以及位于所述第一导电线和所述第二导电线相交处的相变存储单元；其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述相变存储单元包括在第三方向上堆叠分布的选通层、相变存储层、第一膜层和第二膜层，所述第三方向垂直于所述第一方向和所述第二方向；所述第一膜层的上表面和/或所述第二膜层的上表面为经过粗糙化处理的粗糙面；所述选通层和所述相变存储层分别通过在所述第一膜层的上表面和所述第二膜层的上表面执行沉积工艺而形成。

Description

三维相变存储器及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及三维相变存储器及其制备方法。
背景技术
存储器（Memory）是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维（3D）存储器应运而生。
3D相变存储器（Phase Change Memory，PCM）可以基于以电热方式对相变材料所做的加热和淬火来利用相变材料中的非晶相和晶相的电阻率之间的差异。在现有的3D PCM中，位线（WL）和字线（BL）彼此垂直地形成，垂直方柱形的相变存储单元在位线和字线的交叉点处自对准地形成。相变存储单元由多层堆栈结构组成，其中，相变存储层和选通层可以在三维中堆叠并被电极层隔开。
然而，多层堆栈结构的各层间的附着力不强，易造成三维相变存储器的倾覆，进而影响器件的性能。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种三维相变存储器及其制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种三维相变存储器，包括：沿第一方向延伸的第一导电线、沿第二方向延伸的第二导电线以及位于所述第一导电线和所述第二导电线相交处的相变存储单元；其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述相变存储单元包括在第三方向上堆叠分布的选通层、相变存储层、第一膜层和第二膜层，所述第三方向垂直于所述第一方向和所述第二方向；
所述第一膜层的上表面和/或所述第二膜层的上表面为经过粗糙化处理的粗糙面；所述选通层和所述相变存储层分别通过在所述第一膜层的上表面和所述第二膜层的上表面执行沉积工艺而形成。
上述方案中，所述粗糙化处理包括等离子刻蚀处理或溅射刻蚀处理。
上述方案中，所述粗糙化处理中使用的刻蚀剂包括Ar或Kr。
上述方案中，所述粗糙面具有纳米级粗糙度。
上述方案中，所述第一膜层和/或所述第二膜层为电极层。
上述方案中，所述第二膜层包括沿第三方向分布的第一子电极层和第二子电极层，所述第二子电极层的电阻率低于所述第一子电极层的电阻率；
对应于所述第二膜层的上表面为经过粗糙化处理的粗糙面，所述相变存储层通过在所述第二子电极层的上表面执行沉积工艺而形成。
上述方案中，所述第一子电极层的上表面为经过粗糙化处理的粗糙面，所述第二子电极层通过在所述第一子电极层的上表面执行沉积工艺而形成。
本发明实施例还提供了一种三维相变存储器的制备方法，所述方法包括：
形成第一导电线层，所述第一导电线层用于形成沿第一方向延伸的第一导电线；
在所述第一导电线层上形成相变存储单元叠层，所述相变存储单元叠层用于形成相变存储单元；所述相变存储单元叠层包括在第三方向上堆叠分布的选通材料层、相变存储材料层、第一膜层材料层和第二膜层材料层；所述形成相变存储单元叠层，包括：形成第一膜层材料层，对所述第一膜层材料层的上表面进行粗糙化处理，在粗糙化处理后的所述第一膜层材料层的上表面沉积所述选通材料层；和/或，形成第二膜层材料层，对所述第二膜层材料层的上表面进行粗糙化处理，在粗糙化处理后的所述第二膜层材料层的上表面沉积所述相变存储材料层；
形成位于所述相变存储单元上且沿第二方向延伸的第二导电线；
其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述第三方向垂直于所述第一方向和所述第二方向。
上述方案中，所述粗糙化处理包括等离子刻蚀处理或溅射刻蚀处理。
上述方案中，所述粗糙化处理中使用的刻蚀剂包括Ar或Kr。
上述方案中，所述粗糙面具有纳米级粗糙度。
上述方案中，所述第一膜层材料层和/或所述第二膜层材料层用于形成电极层。
上述方案中，所述形成第二膜层材料层，包括：形成第一子电极材料层，在所述第一子电极材料层上形成第二子电极材料层，所述第二子电极材料层的电阻率低于所述第一子电极材料层的电阻率；
所述对所述第二膜层材料层的上表面进行粗糙化处理，在粗糙化处理后的所述第二膜层材料层的上表面沉积所述相变存储材料层，包括：对所述第二子电极材料层的上表面进行粗糙化处理，在粗糙化处理后的所述第二子电极材料层的上表面沉积所述相变存储材料层。
上述方案中，所述形成第二膜层材料层，还包括：在所述形成第一子电极材料层后，对所述第一子电极材料层的上表面进行粗糙化处理；
所述在所述第一子电极材料层上形成第二子电极材料层，具体包括：在粗糙化处理后的所述第一子电极材料层的上表面沉积所述第二子电极材料层。
上述方案中，所述方法还包括：
在形成所述相变存储单元叠层后，在所述第一方向上将所述相变存储单元叠层和所述第一导电线层分别刻蚀为多个沿所述第一方向延伸的相变存储结构体和多条沿所述第一方向延伸的所述第一导电线；
所述形成位于所述相变存储单元上且沿第二方向延伸的第二导电线，包括：在所述相变存储结构体形成第二导电线层；在所述第二方向上将所述第二导电线层和多个所述相变存储结构体分别刻蚀为多条沿所述第二方向延伸的所述第二导电线和多个彼此独立且沿所述第三方向延伸的柱形的所述相变存储单元。
本发明实施例所提供的三维相变存储器及其制备方法，其中，所述三维相变存储器包括：沿第一方向延伸的第一导电线、沿第二方向延伸的第二导电线以及位于所述第一导电线和所述第二导电线相交处的相变存储单元；其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述相变存储单元包括在第三方向上堆叠分布的选通层、相变存储层、第一膜层和第二膜层，所述第三方向垂直于所述第一方向和所述第二方向；所述第一膜层的上表面和/或所述第二膜层的上表面为经过粗糙化处理的粗糙面；所述选通层和所述相变存储层分别通过在所述第一膜层的上表面和所述第二膜层的上表面执行沉积工艺而形成。如此，所述第一膜层与所述选通层之间和/或所述第二膜层与所述相变存储层之间的有效接触面积增加，从而粘附性得到了有效改善，所述选通层可以更稳固地形成在所述第一膜层上和/或所述相变存储层可以更稳固地形成在所述第二膜层上，降低了相变存储单元坍塌倾覆的概率，使得相变存储单元具有足够的物理完整性；同时，由于有效接触面积的增加，电接触电阻可以被降低；并且基于粗糙面的形貌，边界热阻可以被增加，在一定程度上防止了热量散逸；进而提高了三维相变存储器的性能。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1为发生倾覆的三维相变存储器的扫描电镜图；
图2为本发明实施例提供的三维相变存储器的立体图；
图3至图6为本发明各实施例提供的三维相变存储器的剖视图；
图7为本发明实施例提供的三维相变存储器的制备方法的流程示意图；
图8a至图8f为本发明实施例提供的三维相变存储器在制备过程中的结构立体图；
图9和图11为本发明实施例中形成相变存储单元叠层的流程示意图；
图10a至图10c为与图9相对应的一种三维相变存储器在制备过程中的剖视图；
图12a至图12d为与图11相对应的一种三维相变存储器在制备过程中的剖视图；
图13为实际制备过程中的一种三维相变存储器的器件结构剖视图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在下文的描述中使用的，术语“三维存储器”是指具有如下存储单元的半导体器件：所述存储单元垂直布置在横向取向的衬底上，以使得所述存储单元的数量在垂直方向上相对于衬底提高。如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
三维相变存储器可以基于体块材料属性的电阻改变（例如，处于高电阻状态或低电阻状态）来存储数据，该方案与可堆叠的交叉点数据存取阵列相结合，以使得能够进行位寻址。在三维相变存储器中，字线与位线彼此垂直，相变存储单元在字线和位线的交叉点处自对准地形成。相变存储单元为垂直方柱形，且具有由多层膜堆栈组成的多层堆栈结构，例如包括相变存储层、选通层以及间隔在相变存储层和选通层之间的电极层等。通常，三维相变存储器的层与层之间的附着力是由两种不同材料之间的范德华力引起的。然而，多层堆栈结构的各层间的附着力不强，如，相变存储层与电极层之间的粘附性较差，选通层与电极层之间的粘附性较差等；这可能导致相变存储单元在蚀刻、清洗或其他后续处理过程中发生倾覆，从而容易造成三维相变存储器的整体倾覆。图1示出了发生倾覆的三维相变存储器的扫描电镜图；如图所示，各多层堆栈结构发生了一定程度的变形、倾斜，甚至坍塌。能够理解地，产生上述现象的三维相变存储器，其性能将受到严重影响；而在三维相变存储器的制备中，也将由于上述问题而造成产品良率低下。
基于此，提出了本发明实施例的以下技术方案。
首先，本发明实施例提供了一种三维相变存储器，包括：沿第一方向延伸的第一导电线、沿第二方向延伸的第二导电线以及位于所述第一导电线和所述第二导电线相交处的相变存储单元；其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述相变存储单元包括在第三方向上堆叠分布的选通层、相变存储层、第一膜层和第二膜层，所述第三方向垂直于所述第一方向和所述第二方向；所述第一膜层的上表面和/或所述第二膜层的上表面为经过粗糙化处理的粗糙面；所述选通层和所述相变存储层分别通过在所述第一膜层的上表面和所述第二膜层的上表面执行沉积工艺而形成。
请参考图2。图2为本发明实施例提供的三维相变存储器的立体图；如图所示，第一导电线100沿第一方向延伸，第二导电线300沿第二方向延伸，相变存储单元200位于所述第一导电线100和所述第二导电线300的相交处。
在实际器件中，所述三维相变存储器还可以包括衬底；所述衬底位于工艺执行面的下方，从而为工艺的进行提供支撑作用。
这里，所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底）、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅晶圆。
所述衬底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义垂直衬底顶表面和底表面的方向为所述第三方向。这里，第三方向也为在衬底上沉积各层结构的层叠方向。在衬底顶表面和底表面，即衬底所在的平面方向上，定义两彼此垂直的方向为所述第一方向和所述第二方向；所述第一方向和所述第二方向均平行于所述衬底的平面方向，并且基于所述第一方向和所述第二方向可以确定所述衬底的平面方向。
所述第一导电线100和所述第二导电线300分别为位线或字线中的一者和另一者。具体地，所述第一导电线100为位线，所述第一方向为位线横向延伸方向；所述第二导电线300为字线，所述第二方向为字线横向延伸方向；或者，所述第一导电线100为字线，所述第一方向为字线横向延伸方向；所述第二导电线300为位线，所述第二方向为位线横向延伸方向。
所述第一导电线100和所述第二导电线300的材料包括不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一具体实施例中，所述第一导电线100和所述第二导电线300中的每者包括金属，例如钨。
所述三维相变存储器可以包括多条相互平行的第一导电线100、多条相互平行的第二导电线300以及多个相变存储单元200；所述多个相变存储单元200中的每者设置在所述第一导电线100和所述第二导电线300中的相应的一条的相交处。
在一些实施例中，所述多条相互平行的第一导电线100在同一个平面内沿所述第二方向间隔设置；所述多条相互平行的第二导电线300在同一个平面内沿所述第一方向间隔设置；所述多个相变存储单元200在同一个平面呈阵列排布。
在另一些实施例中，所述三维相变存储器可以包括沿所述第三方向上堆叠的多层相变存储单元200。相应地，所述多条相互平行的第一导电线100中的至少部分和所述多条相互平行的第二导电线300中的至少部分沿所述第三方向交替排列。
这里，图2中的上下位置关系不构成对所述三维相变存储器制备过程中的上下位置关系的限制。具体地，所述第一导电线100为顶部导体，所述第二导电线300为底部导体；或者，所述第一导电线100为底部导体，所述第二导电线300为顶部导体。
所述相变存储单元200可以包括在第三方向上堆叠分布的选通层、相变存储层、第一膜层和第二膜层。为了清晰示出一些方面的细节，这里可以参考图3至图6。
首先，请参考图3。所述相变存储单元200可以包括在第三方向上堆叠分布的选通层210、相变存储层220、第一膜层230和第二膜层240。所述相变存储单元200中的上述各层可以按照第一膜层230、选通层210、第二膜层240、相变存储层220的顺序依次堆叠形成。
此外，在图4所示的实施例中，所述相变存储单元200中的上述各层可以按照第二膜层240、相变存储层220、第一膜层230、选通层210的顺序依次堆叠形成。
所述相变存储层220的材料包括基于硫属元素化物的合金（硫属元素化物玻璃），例如GST（Ge-Sb-Te）合金，或者包括任何其他适当的相变材料。所述三维相变存储器可以通过施加电流以使所述相变存储层220的材料(或其阻挡电流通路的至少部分)在两种相之间反复切换，以存储数据。
所述选通层210的材料可以包括任何适当的双向阈值开关（Ovonic ThresholdSwitch，OTS）材料，例如ZnxTey、GexTey、NbxOy或SixAsyTez等。
每个所述相变存储单元200存储单个数据位，并且可以通过改变施加至相应选通层210的电压而对每个相变存储单元200进行写入或读取。可以通过经由与每个相变存储单元200接触的顶部导体和底部导体(例如，相应的第一导电线100和第二导电线300)施加的电流来单独存取每个相变存储单元200。
所述第一膜层230和/或所述第二膜层240可以为电极层。
此外，所述相变存储单元200还可以包括第三膜层250；所述选通层210和所述相变存储层220经由所述第一膜层230、所述第二膜层240以及所述第三膜层250隔开而设置在所述第一导电线100和所述第二导电线300之间。
所述第三膜层250可以为电极层。
应当理解地，本申请实施例并不排除所述第一膜层230、所述第二膜层240或所述第三膜层250非电极层，而为其他结构层的情况。
所述第一膜层230的上表面和/或所述第二膜层240的上表面为经过粗糙化处理的粗糙面；所述选通层210和所述相变存储层220分别通过在所述第一膜层230的上表面和所述第二膜层240的上表面执行沉积工艺而形成。如此，所述第一膜层230与所述选通层210之间和/或所述第二膜层240与所述相变存储层220之间的有效接触面积增加，从而粘附性得到了有效改善，所述选通层210可以更稳固地形成在所述第一膜层230上和/或所述相变存储层220可以更稳固地形成在所述第二膜层240上，降低了相变存储单元200坍塌倾覆的概率，使得相变存储单元200具有足够的物理完整性；同时，由于有效接触面积的增加，电接触电阻可以被降低；并且基于粗糙面的形貌，边界热阻可以被增加，在一定程度上防止了热量散逸；进而提高了三维相变存储器的性能。
这里，所述粗糙化处理是使得被处理结构的表面粗糙度增大的处理方式。具体地，以所述第一膜层230的上表面经过粗糙化处理为例，所述第一膜层230的上表面在经过所述粗糙化处理前具有第一表面粗糙度，在经过所述粗糙化处理后获得第二表面粗糙度，所述第二表面粗糙度大于所述第一表面粗糙度。
所述粗糙化处理包括等离子刻蚀处理或溅射刻蚀处理。
可以理解地，等离子刻蚀处理通过将刻蚀剂在射频功率的激发下，产生电离并形成等离子体，通过等离子体加速撞击被刻蚀结构表面而实现材料的去除。溅射蚀刻处理利用低气压下惰性气体辉光放电所产生的离子，加速后入射到薄膜表面，使裸露的薄膜被溅射而除去。
本申请实施例通过等离子刻蚀处理或溅射刻蚀处理实现所述第一膜层230的上表面和/或所述第二膜层240的上表面的表面粗糙度的增大。
在实际工艺中，将特定类型的刻蚀剂，以预设参数作用于被处理的上表面以进行所述粗糙化处理。所述预设参数的类型包括以下任意一种：气体压力、气体流量、气体能量。
所述粗糙化处理中使用的刻蚀剂包括Ar或Kr。
在采用等离子刻蚀处理实现所述粗糙化处理时，Ar气或Kr气被电离成Ar等离子体或Kr等离子体。
在三维相变存储器的制备过程中，采用Ar或Kr对所述第一膜层230的上表面和/或所述第二膜层240的上表面进行粗糙化处理，可以尽可能地仅改变膜层的表面形貌，而避免对第一膜层230、第二膜层240和/或其他层产生不必要的其他影响。
经过所述粗糙化处理，获得的所述粗糙面具有纳米级粗糙度。
可以理解地，所述粗糙面上具有凹凸结构，所述凹凸结构的尺寸为纳米级。
所述凹凸结构的形状例如为金字塔形、锥形等。
下面，请继续参考图3。在一实施例中，所述第二膜层240可以包括沿第三方向分布的第一子电极层241和第二子电极层242，所述第二子电极层242的电阻率低于所述第一子电极层241的电阻率；对应于所述第二膜层240的上表面为经过粗糙化处理的粗糙面，所述相变存储层220通过在所述第二子电极层242的上表面执行沉积工艺而形成。换言之，所述第二子电极层242的上表面形成为所述第二膜层240的上表面。
这里，所述第一子电极层241又可以称为“高电阻率电极”，具体可以为碳电极，例如非晶碳（a-C）构成。所述第二子电极层242又可以称为“低电阻率电极”，具体可以为钨电极或氮化钨电极。
在一些实施例中，所述第一子电极层241的上表面也可以为经过粗糙化处理的粗糙面，所述第二子电极层242通过在所述第一子电极层241的上表面执行沉积工艺而形成。可以理解地，对所述第一子电极层241的上表面执行的粗糙化处理可以与上述实施例中采用的粗糙化处理相同，这里不再赘述。
通过对第一子电极层241的上表面进行粗糙化处理，可以提高所述第二子电极层242与所述第一子电极层241之间的粘附性，进一步提高相变存储单元的稳固度；同时，进一步降低电接触电阻和边界热阻。
本申请实施例并不限于此，所述第二膜层240也可以仅包括第一子电极层241。请参考图5，在本实施例中，所述第二膜层240的上表面为经过粗糙化处理的粗糙面，具体为所述第一子电极层241的上表面为经过粗糙化处理的粗糙面。这里，所述第一子电极层241的材料可以与前述实施例相同，即为碳电极，例如非晶碳（a-C）。
在图3和图5所示的实施例中，所述相变存储单元200还包括形成在所述相变存储层220上的第三膜层250。所述第三膜层250可以与所述第二膜层240类似，包括沿第三方向分布的第三子电极层251和第四子电极层252（如图3所示）；也可以，仅包括第三子电极层251。
这里，所述第三膜层250位于所述相变存储层220与所述第二导电线300之间。
如图3所示，在所述第三膜层250包括第三子电极层251和第四子电极层252的实施例中，所述第四子电极层252相比于所述第三子电极层251更靠近所述相变存储层220。所述第四子电极层252的电阻率低于所述第三子电极层251的电阻率。所述第三子电极层251的材料可以与所述第一子电极层241的材料相同，具体可以为碳电极，例如非晶碳（a-C）构成。所述第四子电极层252的材料可以与所述第二子电极层242的材料相同，具体可以为钨电极或氮化钨电极。
在一些实施例中，所述第三子电极层251和/或所述第四子电极层252也可以具有如前述实施例所述的经过粗糙化处理的上表面。对应于所述第四子电极层252的上表面为经过粗糙化处理的粗糙面，所述第四子电极层252与所述第三子电极层251之间的粘附性增强，相变存储单元的稳固度得到进一步的提高；同时，可以进一步降低电接触电阻和边界热阻。对应于所述第三子电极层251的上表面为经过粗糙化处理的粗糙面，所述第三子电极层251与所述第二导电线300之间的粘附性增强，相变存储单元的稳固度得到进一步的提高；同时，可以进一步降低电接触电阻和边界热阻。
如图5所示，在所述第三膜层250仅包括第三子电极层251的实施例中，所述第三子电极层251的上表面（即所述第三膜层250的上表面）可以为经过粗糙化处理的粗糙面，以增强所述第三子电极层251与所述第二导电线300之间的粘附性，进一步提高相变存储单元的稳固度；同时，可以进一步降低电接触电阻和边界热阻。
此外，在所述选通层210形成在所述相变存储层220之上，即所述第一膜层230位于所述选通层210与所述相变存储层220之间的实施例中，所述第一膜层230可以包括第五子电极层231和第六子电极层232，所述第五子电极层231相比于所述第六子电极层232更靠近所述选通层210；也即，所述第六子电极层232相比于所述第五子电极层231更靠近所述相变存储层220；具体可参考图4。所述第六子电极层232的电阻率低于所述第五子电极层231的电阻率。所述第五子电极层231的材料可以与所述第一子电极层241和/或第三子电极层251的材料相同，具体可以为碳电极，例如非晶碳（a-C）构成。所述第六子电极层232的材料可以与所述第二子电极层242和/或第四子电极层252的材料相同，具体可以为钨电极或氮化钨电极。
对应于所述第一膜层230的上表面为经过粗糙化处理的粗糙面，所述选通层210通过在所述第五子电极层231的上表面执行沉积工艺而形成。换言之，所述第五子电极层231的上表面即为所述第一膜层230的上表面。
在一些实施例中，所述第六子电极层232也可以具有如前述实施例所述的经过粗糙化处理的上表面。对应于所述第六子电极层232的上表面为经过粗糙化处理的粗糙面，所述第六子电极层232与所述第五子电极层231之间的粘附性增强，相变存储单元的稳固度得到进一步的提高；同时，可以进一步降低电接触电阻和边界热阻。
容易理解地，在图3所示的实施例中，第五子电极层231、选通层210、第一子电极层241、第二子电极层242、相变存储层220、第四子电极层252、以及第三子电极层251沿所述第三方向依次排列在所述第一导电线100和所述第二导电线300之间，并构成所述相变存储单元200。
在图4所示的实施例中，第一子电极层241、第二子电极层242、相变存储层220、第六子电极层232、第五子电极层231、选通层210、以及第三子电极层251沿所述第三方向依次排列在所述第一导电线100和所述第二导电线300之间，并构成所述相变存储单元200。
在图5所示的实施例中，第五子电极层231、选通层210、第一子电极层241、相变存储层220、以及第三子电极层251沿所述第三方向依次排列在所述第一导电线100和所述第二导电线300之间，并构成所述相变存储单元200。
以上仅为对本申请实施例中所述相变存储单元所具有的多层堆栈结构的一些举例，应当理解，以上各实施例并非构成穷举。在本申请各实施例中，所述相变存储层可以在所述选通层之上形成，此时，所述第二膜层位于所述相变存储层与所述选通层之间；也可以，所述选通层在所述相变存储层之上形成，此时，所述第一膜层位于所述相变存储层与所述选通层之间。根据器件设计需要，所述第一膜层、所述第二膜层、和/或所述第三膜层可以包括一层或多层结构；在包括多层结构的实施例中，所述多层结构中相对靠下的（即先形成的）膜层（如上述各子电极层）的上表面也可以为经过粗糙化处理的粗糙面。
在本申请各实施例中，所述第一子电极层241、所述第三子电极层251和所述第五子电极层231中的任意两者或三者的材料可以相同；所述第二子电极层242、所述第四子电极层252和所述第六子电极层232中的任意两者或三者的材料可以相同。所述第一子电极层241、所述第二子电极层242、所述第三子电极层251、所述第四子电极层252、所述第五子电极层231和所述第六子电极层232中的任意一者的上表面可以为经过粗糙化处理的粗糙面。
例如，图6示出了第一膜层230、第二膜层240、以及第三膜层250各自包括一层或多层结构，且第一膜层230、第二膜层240、以及第三膜层250中的各层结构的上表面均为经过粗糙化处理的粗糙面的情况。
此外，图6还示出了所述第三膜层250包括第三子电极层251、第四子电极层252、以及第七子电极层253；其中，所述第七子电极层253的电阻率低于所述第三子电极层251的电阻率。所述第七子电极层253具体可以为钨电极或氮化钨电极。在本实施例中，所述第七子电极层253的上表面也为经过粗糙化处理的粗糙面。
具体地，在图6所示的实施例中，第一膜层230包括第五子电极层231，第二膜层240包括第一子电极层241和第二子电极层242，第三膜层250包括第三子电极层251、第四子电极层252、以及第七子电极层253。第五子电极层231、选通层210、第一子电极层241、第二子电极层242、相变存储层220、第四子电极层252、第三子电极层251、以及第七子电极层253沿所述第三方向依次排列在所述第一导电线100和所述第二导电线300之间，并构成所述相变存储单元200。所述第五子电极层231、所述第一子电极层241、所述第二子电极层242、所述第四子电极层252、所述第三子电极层251、以及所述第七子电极层253的上表面均为经过粗糙化处理的粗糙面；如此，相变存储单元200的稳固度得到进一步的提高；同时，可以进一步降低电接触电阻和边界热阻。
本申请实施例还提供了一种三维相变存储器的制备方法；具体请参见图7。如图所示，所述方法包括以下步骤：
步骤S01、形成第一导电线层，所述第一导电线层用于形成沿第一方向延伸的第一导电线；
步骤S02、在所述第一导电线层上形成相变存储单元叠层，所述相变存储单元叠层用于形成相变存储单元；
所述相变存储单元叠层包括在第三方向上堆叠分布的选通材料层、相变存储材料层、第一膜层材料层和第二膜层材料层；所述形成相变存储单元叠层，包括：形成第一膜层材料层，对所述第一膜层材料层的上表面进行粗糙化处理，在粗糙化处理后的所述第一膜层材料层的上表面沉积所述选通材料层；和/或，形成第二膜层材料层，对所述第二膜层材料层的上表面进行粗糙化处理，在粗糙化处理后的所述第二膜层材料层的上表面沉积所述相变存储材料层；
步骤S03、形成位于所述相变存储单元上且沿第二方向延伸的第二导电线；
其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述第三方向垂直于所述第一方向和所述第二方向。
下面，结合图8a至图8f中三维相变存储器在制备过程中的结构立体图，对本发明实施例提供的三维相变存储器及其制备方法再作进一步详细的说明。
首先，请参考图8a，执行步骤S01，形成第一导电线层100'；所述第一导电线层100'用于形成沿第一方向延伸的第一导电线。
在一实施例中，使用一种或多种薄膜沉积工艺沉积所述第一导电线层100'，所述第一导电线层100'的材料例如为W，所述工艺包括但不限于化学气相沉积（CVD）工艺、等离子体增强化学气相沉积（PECVD）工艺、物理气相沉积（PVD）工艺、原子层沉积（ALD）工艺或其任何组合。
接下来，请继续参考图8a，执行步骤S02，在所述第一导电线层100'上形成相变存储单元叠层200''，所述相变存储单元叠层200''用于形成相变存储单元200。
如前所述，所述相变存储单元叠层200''包括在第三方向上堆叠分布的选通材料层、相变存储材料层、第一膜层材料层和第二膜层材料层。
这里，不对所述选通材料层与所述相变存储材料层的形成先后顺序进行限制；即，在本申请实施例中，可以先形成所述第一膜层材料层以及所述选通材料层，再形成所述第二膜层材料层以及所述相变存储材料层；也可以先形成所述第二膜层材料层以及所述相变存储材料层，再形成所述第一膜层材料层以及所述选通材料层。
在下面的某些实施例以及某些附图中，可能以先形成所述第一膜层材料层以及所述选通材料层，再形成所述第二膜层材料层以及所述相变存储材料层为例加以说明。
如图9所示，所述形成相变存储单元叠层，可以包括以下步骤：
步骤S022、形成第一膜层材料层；
步骤S024、对所述第一膜层材料层的上表面进行粗糙化处理；
步骤S026、在粗糙化处理后的所述第一膜层材料层的上表面沉积所述选通材料层。
和/或，如图11所示，所述形成相变存储单元叠层，可以包括以下步骤：
步骤S025、形成第二膜层材料层；
步骤S027、对所述第二膜层材料层的上表面进行粗糙化处理；
步骤S029、在粗糙化处理后的所述第二膜层材料层的上表面沉积所述相变存储材料层。
在本申请各实施例中，为了形成相变存储单元叠层200''，使用一种或多种薄膜沉积工艺相继沉积构成相变存储单元叠层200''的各层，所述工艺包括但不限于CVD、PECVD、PVD、ALD、电镀、无电镀、任何其他适当沉积工艺或其任何组合。
下面，首先结合图10a至图10c对图9中的制备过程作进一步详细的说明。
如图10a所示，执行步骤S022，形成第一膜层材料层230''。
这里，所述第一膜层材料层230''例如形成在所述第一导电线层100'上。所述第一膜层材料层230''的下表面可以与所述第一导电线层100'的上表面直接接触。可以理解地，所述第一膜层材料层230''用于形成所述第一膜层230；相应地，所述第一膜层材料层230''可以用于形成电极层。在一具体实施例中，所述第一膜层材料层230''可以为碳材料层，例如非晶碳层；在后续工序中将被形成碳电极层。
接下来，请参考图10b，执行步骤S024，对所述第一膜层材料层230''的上表面进行粗糙化处理。
所述第一膜层材料层230''的上表面在经过所述粗糙化处理前具有第一表面粗糙度，在经过所述粗糙化处理后获得第二表面粗糙度，所述第二表面粗糙度大于所述第一表面粗糙度。
所述粗糙化处理包括等离子刻蚀处理或溅射刻蚀处理。
本申请实施例通过等离子刻蚀处理或溅射刻蚀处理实现所述第一膜层材料层230''的上表面的表面粗糙度的增大。
在实际工艺中，将特定类型的刻蚀剂，以预设参数作用于所述第一膜层材料层230''的上表面以进行所述粗糙化处理。所述预设参数的类型包括以下任意一种：气体压力、气体流量、气体能量。
所述粗糙化处理中使用的刻蚀剂包括Ar或Kr。
在采用等离子刻蚀处理实现所述粗糙化处理时，Ar气或Kr气被电离成Ar等离子体或Kr等离子体。
可以理解地，采用Ar或Kr对所述第一膜层材料层230''的上表面进行粗糙化处理，能够尽可能地实现仅改变膜层的表面形貌，而避免对所述第一膜层材料层230''以及其他层产生不必要的影响。
经过所述粗糙化处理，获得的所述粗糙面具有纳米级粗糙度。
可以理解地，所述粗糙面上具有凹凸结构，所述凹凸结构的尺寸为纳米级。
所述凹凸结构的形状例如为金字塔形、锥形等。
接下来，请参考图10c，执行步骤S026，在粗糙化处理后的所述第一膜层材料层230''的上表面沉积所述选通材料层210''。
所述选通材料层210''的材料可以包括任何适当的双向阈值开关（OvonicThreshold Switch，OTS）材料，例如ZnxTey、GexTey、NbxOy或SixAsyTez等。所述选通材料层210''用于形成所述选通层210。
如此，通过本实施例，所述第一膜层材料层230''与所述选通材料层210''之间的有效接触面积增加，从而粘附性得到了有效改善，所述选通材料层210''可以更稳固地形成在所述第一膜层材料层230''上，降低了相变存储单元叠层200''坍塌倾覆的概率，使得相变存储单元叠层200''具有足够的物理完整性；同时，由于有效接触面积的增加，电接触电阻可以被降低；并且基于粗糙面的形貌，边界热阻可以被增加，在一定程度上防止了热量散逸；进而提高了三维相变存储器的性能。
下面，将结合图12a至图12d对图11中的制备过程作进一步详细的说明。
如图12a所示，执行步骤S025，形成第二膜层材料层240''。
为了方便说明，图12a以第二膜层材料层240''形成在所述选通材料层210''为例示出。应当理解，本申请技术方案并不限于此；如前所述，根据所述选通层与所述相变存储层在各实施例中的位置，所述第二膜层材料层可以在各相应的位置及步骤中形成。
所述第二膜层材料层240''用于形成所述第二膜层240；相应地，所述第二膜层材料层240''可以用于形成电极层。在一具体实施例中，所述第二膜层材料层240''可以为碳材料层，例如非晶碳层；在后续工序中将被形成碳电极层。在另一具体实施例中，所述第二膜层材料层240''可以为两层或多层的叠层。例如，所述形成第二膜层材料层240''，可以包括：形成第一子电极材料层，在所述第一子电极材料层上形成第二子电极材料层，所述第二子电极材料层的电阻率低于所述第一子电极材料层的电阻率。应当理解地，所述第一子电极材料层和所述第二子电极材料层在后续工艺中分别用于形成所述第一子电极层241和所述第二子电极层242。
在所述第二膜层材料层可以为两层或多层的叠层的实施例中，所述形成第二膜层材料层，还可以包括：在所述形成第一子电极材料层后，对所述第一子电极材料层的上表面进行粗糙化处理；所述在所述第一子电极材料层上形成第二子电极材料层，具体包括：在粗糙化处理后的所述第一子电极材料层的上表面沉积所述第二子电极材料层。其中，所述粗糙化处理可以与前述任一实施例中的粗糙化处理相同，这里不再赘述。
接下来，请参考图12b，执行步骤S027，对所述第二膜层材料层240''的上表面进行粗糙化处理。
在所述形成第二膜层材料层240''，包括：形成第一子电极材料层，在所述第一子电极材料层上形成第二子电极材料层，所述第二子电极材料层的电阻率低于所述第一子电极材料层的电阻率的实施例中，所述对所述第二膜层材料层240''的上表面进行粗糙化处理，具体可以为：对所述第二子电极材料层的上表面进行粗糙化处理。
其中，所述粗糙化处理可以与前述任一实施例中的粗糙化处理相同，这里不再赘述。
接下来，请参考图12c，执行步骤S029，在粗糙化处理后的所述第二膜层材料层240''的上表面沉积所述相变存储材料层220''。
所述相变存储材料层220''的材料包括基于硫属元素化物的合金（硫属元素化物玻璃），例如GST（Ge-Sb-Te）合金，或者包括任何其他适当的相变材料。
在所述形成第二膜层材料层240''，包括：形成第一子电极材料层，在所述第一子电极材料层上形成第二子电极材料层，所述第二子电极材料层的电阻率低于所述第一子电极材料层的电阻率的实施例中，在粗糙化处理后的所述第二膜层材料层的上表面沉积所述相变存储材料层，具体可以为：在粗糙化处理后的所述第二子电极材料层的上表面沉积所述相变存储材料层220''。
接下来，请参考图12d，所述形成相变存储单元叠层，还可以包括：在所述相变存储材料层220''上形成第三膜层材料层250''。
所述第三膜层材料层250''用于形成所述第三膜层250；相应地，所述第三膜层材料层250''也可以用于形成电极层。在一具体实施例中，所述第三膜层材料层250''可以为碳材料层，例如非晶碳层；在后续工序中将被形成碳电极层。在另一具体实施例中，所述第三膜层材料层250'''可以为两层或多层的叠层。例如，所述形成第三膜层材料层250''，可以包括：形成第三子电极材料层，在所述第三子电极材料层上形成第四子电极材料层，所述第四子电极材料层的电阻率低于所述第三子电极材料层的电阻率。应当理解地，所述第三子电极材料层和所述第四子电极材料层在后续工艺中分别用于形成所述第三子电极层251和所述第四子电极层252。又如，所述形成第三膜层材料层250''，可以包括：形成第三子电极材料层，在所述第三子电极材料层上形成第四子电极材料层，在所述第四子电极材料层上形成第七子电极材料层，所述第四子电极材料层的电阻率低于所述第三子电极材料层的电阻率且低于所述第七子电极材料层的电阻率。其中，所述第三子电极材料层、所述第四子电极材料层和所述第七子电极材料层在后续工艺中分别用于形成所述第三子电极层251、所述第四子电极层252和所述第七子电极层253。
所述方法还可以包括：对所述第三膜层材料层250''的上表面进行粗糙化处理。
在所述第三膜层材料层可以为两层或多层的叠层的实施例中，所述方法还可以包括：对除所述第三膜层材料层250''中位于最顶层的子电极层以外的其他子电极层中的至少一者的上表面进行粗糙化处理。
所述粗糙化处理可以与前述任一实施例中的粗糙化处理相同，这里不再赘述。
如此，本申请各实施例中，通过对各膜层材料层（包括各子电极层）的上表面进行粗糙化处理，可以提高相邻两层之间的粘附性，从而提高相变存储单元的稳固度；同时，降低电接触电阻和边界热阻。
所述三维相变存储器的制备方法，还包括：在形成所述相变存储单元叠层200''后，在所述第一方向上将所述相变存储单元叠层200''和所述第一导电线层100'分别刻蚀为多个沿所述第一方向延伸的相变存储结构体和多条沿所述第一方向延伸的所述第一导电线。
具体地，请参考图8b，在所述相变存储单元叠层200''上形成图案化的第一刻蚀掩膜400。
所述第一刻蚀掩膜400可以是光致抗蚀剂掩膜或者基于光致抗蚀剂掩膜进行图案化的硬掩膜；当第一刻蚀掩膜400是光致抗蚀剂掩膜时，具体通过曝光、显影和去胶等步骤实现所述第一刻蚀掩膜400的图案化。
所述图案化的第一刻蚀掩膜400具有沿所述第一方向上延伸的掩膜图案。
接下来，请参考图8c，基于所述图案化的第一刻蚀掩膜400，对所述相变存储单元叠层200''和所述第一导电线层100'进行刻蚀，得到沿所述第一方向延伸的相变存储结构体200'和沿所述第一方向延伸的所述第一导电线100。
为了方便示出，图8c中仅示意性的显示了一个相变存储结构体200'及位于其下方的第一导电线100。应当理解地，通过刻蚀，在所述相变存储单元叠层200''中以及所述第一导电线层100'中形成沟槽，通过相邻两沟槽间隔出所述相变存储结构体200'以及所述第一导电线100。所述相变存储结构体200'可以获得相互平行的多个，且所述第一导电线100可以获得相互平行的多条。
接下来，执行步骤S03，形成位于所述相变存储单元上且沿第二方向延伸的第二导电线。
请参考图8d，所述形成位于所述相变存储单元上且沿第二方向延伸的第二导电线，可以包括：在所述相变存储结构体200'上形成第二导电线层300'。
所述第二导电线层300'用于形成沿第二方向延伸的所述第二导电线300。
应当理解，在实际制备中，在形成所述第二导电线层300'前，所述方法还可以包括：利用填充材料填充上一步刻蚀工艺中形成的沟槽；随后可以跟随着诸如CMP和/或蚀刻的平坦化工艺，从而使得所述填充材料的上表面与所述相变存储结构体200'的上表面共面，并且所述填充材料暴露出所述相变存储结构体200'的上表面。然后，在所述相变存储结构体200'和所述填充材料上形成所述第二导电线层300'。
在一实施例中，使用一种或多种薄膜沉积工艺沉积第二导电线层300'，所述第二导电线层300'的材料例如为W，所述工艺包括但不限于CVD、PECVD、PVD、ALD或其任何组合。
接下来，请参考图8e，在所述第二导电线层300'上形成图案化的第二刻蚀掩膜500。
所述第二刻蚀掩膜500可以是光致抗蚀剂掩膜或者基于光致抗蚀剂掩膜进行图案化的硬掩膜；当第二刻蚀掩膜500是光致抗蚀剂掩膜时，具体通过曝光、显影和去胶等步骤实现所述第二刻蚀掩膜500的图案化。
所述图案化的第二刻蚀掩膜500具有沿所述第二方向上延伸的掩膜图案。
接下来，请参考图8f，在所述第二方向上将所述第二导电线层300'和多个所述相变存储结构体200'分别刻蚀为多条沿所述第二方向延伸的所述第二导电线300和多个彼此独立且沿所述第三方向延伸的柱形的所述相变存储单元200。
在上述对所述第二导电线层300'和其下的所述相变存储结构体200'进行刻蚀的过程中，刻蚀停止在所述第一导电线100上，从而使所述第一导电线100保持完好。
为了方便示出，图8f中仅示意性的显示了一条第二导电线300及位于其下方的一个柱形的相变存储单元200。应当理解地，通过刻蚀，在所述相变存储结构体200'以及填充材料中形成沟槽，通过相邻两沟槽间隔出所述第二导电线300以及所述相变存储单元200。所述第二导电线300可以获得相互平行的多条，且所述相变存储单元200可以获得相互平行的多个。
应当理解地，在实际制备过程中，可能会由于刻蚀工艺的影响，导致形成的各层结构的截面形状并非严格意义上的上下宽度一致的方形或矩形。这里，结合图13加以阐述，如图13所示，在实际的制备过程中，形成的三维相变存储器中各层的上表面的横截面积可能会略小于下表面的横截面积。
需要说明的是，本发明提供的三维相变存储器实施例与三维相变存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种三维相变存储器，其特征在于，包括：沿第一方向延伸的第一导电线、沿第二方向延伸的第二导电线以及位于所述第一导电线和所述第二导电线相交处的相变存储单元；其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；
所述相变存储单元包括在第三方向上堆叠分布的选通层、相变存储层、第一膜层和第二膜层，所述第三方向垂直于所述第一方向和所述第二方向；
所述第一膜层的上表面和/或所述第二膜层的上表面为经过粗糙化处理的粗糙面；所述选通层和所述相变存储层分别通过在所述第一膜层的上表面和所述第二膜层的上表面执行沉积工艺而形成。
2.根据权利要求1所述的三维相变存储器，其特征在于，
所述粗糙化处理包括等离子刻蚀处理或溅射刻蚀处理。
3.根据权利要求2所述的三维相变存储器，其特征在于，
所述粗糙化处理中使用的刻蚀剂包括Ar或Kr。
4.根据权利要求1所述的三维相变存储器，其特征在于，
所述粗糙面具有纳米级粗糙度。
5.根据权利要求1所述的三维相变存储器，其特征在于，
所述第一膜层和/或所述第二膜层为电极层。
6.根据权利要求1所述的三维相变存储器，其特征在于，
所述第二膜层包括沿第三方向分布的第一子电极层和第二子电极层，所述第二子电极层的电阻率低于所述第一子电极层的电阻率；
对应于所述第二膜层的上表面为经过粗糙化处理的粗糙面，所述相变存储层通过在所述第二子电极层的上表面执行沉积工艺而形成。
7.根据权利要求6所述的三维相变存储器，其特征在于，所述第一子电极层的上表面为经过粗糙化处理的粗糙面，所述第二子电极层通过在所述第一子电极层的上表面执行沉积工艺而形成。
8.一种三维相变存储器的制备方法，其特征在于，所述方法包括：
形成第一导电线层，所述第一导电线层用于形成沿第一方向延伸的第一导电线；
在所述第一导电线层上形成相变存储单元叠层，所述相变存储单元叠层用于形成相变存储单元；所述相变存储单元叠层包括在第三方向上堆叠分布的选通材料层、相变存储材料层、第一膜层材料层和第二膜层材料层；所述形成相变存储单元叠层，包括：形成第一膜层材料层，对所述第一膜层材料层的上表面进行粗糙化处理，在粗糙化处理后的所述第一膜层材料层的上表面沉积所述选通材料层；和/或，形成第二膜层材料层，对所述第二膜层材料层的上表面进行粗糙化处理，在粗糙化处理后的所述第二膜层材料层的上表面沉积所述相变存储材料层；
形成位于所述相变存储单元上且沿第二方向延伸的第二导电线；
其中，所述第一方向与所述第二方向平行于同一平面且彼此垂直；所述第三方向垂直于所述第一方向和所述第二方向。
9.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，
所述粗糙化处理包括等离子刻蚀处理或溅射刻蚀处理。
10.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，
所述粗糙化处理中使用的刻蚀剂包括Ar或Kr。
11.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，
所述粗糙面具有纳米级粗糙度。
12.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，
所述第一膜层材料层和/或所述第二膜层材料层用于形成电极层。
13.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，
所述形成第二膜层材料层，包括：形成第一子电极材料层，在所述第一子电极材料层上形成第二子电极材料层，所述第二子电极材料层的电阻率低于所述第一子电极材料层的电阻率；
所述对所述第二膜层材料层的上表面进行粗糙化处理，在粗糙化处理后的所述第二膜层材料层的上表面沉积所述相变存储材料层，包括：对所述第二子电极材料层的上表面进行粗糙化处理，在粗糙化处理后的所述第二子电极材料层的上表面沉积所述相变存储材料层。
14.根据权利要求13所述的三维相变存储器的制备方法，其特征在于，
所述形成第二膜层材料层，还包括：在所述形成第一子电极材料层后，对所述第一子电极材料层的上表面进行粗糙化处理；
所述在所述第一子电极材料层上形成第二子电极材料层，具体包括：在粗糙化处理后的所述第一子电极材料层的上表面沉积所述第二子电极材料层。
15.根据权利要求8所述的三维相变存储器的制备方法，其特征在于，所述方法还包括：
在形成所述相变存储单元叠层后，在所述第一方向上将所述相变存储单元叠层和所述第一导电线层分别刻蚀为多个沿所述第一方向延伸的相变存储结构体和多条沿所述第一方向延伸的所述第一导电线；
所述形成位于所述相变存储单元上且沿第二方向延伸的第二导电线，包括：在所述相变存储结构体形成第二导电线层；在所述第二方向上将所述第二导电线层和多个所述相变存储结构体分别刻蚀为多条沿所述第二方向延伸的所述第二导电线和多个彼此独立且沿所述第三方向延伸的柱形的所述相变存储单元。
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