CN112103183A - 集成电路器件及其形成方法 - Google Patents

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Abstract

形成集成电路器件的方法包括提供沟道区域并且在沟道区域上生长氧化物层。生长氧化物层包括引入提供氧的第一源气体和引入提供氢的第二源气体。第二源气体与第一源气体不同。生长氧化物层通过将氧结合至沟道区域的半导体元素以形成氧化物层并且将氢结合至沟道区域的半导体元素以形成半导体氢化物副产物来生长。可以在氧化物层上方形成栅极介电层和栅电极。本发明的实施例还涉及集成电路器件。

Description

集成电路器件及其形成方法
技术领域
本发明的实施例涉及集成电路器件及其形成方法。
背景技术
集成电路(IC)工业已经经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小还增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，随着鳍式场效应晶体管(FinFET)技术朝着更小的部件尺寸发展，不同类型的FinFET用不同的鳍材料配置以进一步提高性能。基于期望的器件性能，可以使用不同的材料在FinFET的鳍中提供合适的沟道区域。当在鳍的该沟道区域上方形成栅极时，已经观察到可以使用形成在鳍元件和上面的层上方的界面层。提供适合于不同配置的鳍的该界面层可能带来挑战。具体地，随着部件尺寸的缩小，制造具有适当厚度的高质量层的栅极堆叠件可能带来挑战。
发明内容
本发明的实施例提供了一种形成集成电路器件的方法，包括：提供具有沟道区域的衬底；在所述沟道区域上生长氧化物层，其中，生长所述氧化物层包括：引入提供氧的第一源气体；引入提供氢的第二源气体，所述第二源气体与所述第一源气体不同；将所述氧结合至所述沟道区域的半导体元素以形成所述氧化物层；以及将所述氢结合至所述沟道区域的所述半导体元素以形成半导体氢化物副产物；在所述氧化物层上方形成栅极介电层；以及在所述栅极介电层上方形成栅电极。
本发明的另一实施例提供了一种形成集成电路器件的方法，包括：提供衬底，所述衬底具有在所述衬底上方延伸的第一鳍和第二鳍，其中，所述第一鳍与所述第二鳍的组分不同；在所述第一鳍和所述第二鳍上方生长氧化物层，其中，位于所述第一鳍上方的所述氧化物层包括第一氧化物组分，并且位于所述第二鳍上方的所述氧化物层包括第二氧化物组分，生长所述氧化物层包括：以第一流速将含氧气体引入至所述衬底；以及以与所述第一流速不同的第二流速将含氢气体引入至所述衬底。
本发明的又一实施例提供了一种集成电路器件，包括：第一鳍结构，从衬底延伸，其中，所述第一鳍结构是第一组分，其中，所述第一鳍结构包括圆角；第二鳍结构，从所述衬底延伸，其中，所述第二鳍结构是与所述第一组分不同的第二组分；第一界面层，直接位于包括所述圆角的所述第一鳍结构上，其中，所述第一界面层是所述第一组分的氧化物；第二界面层，直接位于所述第二鳍结构上，其中，所述第二界面层是所述第二组分的氧化物；以及栅极介电层，形成在所述第一界面层和所述第二界面层上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是示出根据本发明的各个方面的制造半导体器件的方法的实施例的流程图；
图2至图8是根据本发明的各个方面和图1的方法的示例性步骤的处于各个制造阶段的部分或全部FinFET器件的的局部截面图；
图9是根据本发明的各个方面的部分或全部FinFET器件的局部立体图。
图10是根据本发明的各个方面的部分FinFET器件的局部截面图。
具体实施方式
本发明总体上涉及诸如鳍式场效应晶体管(FinFET)器件的器件，并且更具体地，涉及诸如器件的沟道区域上方的栅极堆叠件的界面层的层的形成。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在下面的本发明中，一个部件形成在另一部件上、连接至和/或耦接至另一部件可以包括部件直接接触形成的实施例，并且可以包括可以在部件之间插入附加部件，从而使得部件可以不直接接触的实施例。此外，为了便于理解本发明，使用例如“下方”、“上方”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…之下”、“上”、“下”、“顶部”、“底部”等及其衍生词(例如，“水平地”、“向下地”、“向上地”等)的空间相对术语来表示一个部件与另一部件的关系。空间相对术语旨在包括部件的器件的不同方位。
对于先进的IC技术节点，FinFET(也称为非平面晶体管)已成为高性能和低泄漏应用的流行以及有前景的候选者。为了增强沟道迁移率，通常用不同的鳍材料(具体地，不同的沟道材料)配置不同类型的FinFET。不同的鳍材料对后续工艺的反应不同，从而在FinFET制造期间产生挑战。在这些沟道材料上，形成栅极堆叠件。栅极堆叠件包括形成在沟道区域上并且在其之上形成栅极电介质和栅电极的界面层。
本发明具体地通过实现用于包括界面层的器件的方法和结构来解决形成栅极堆叠件和界面层的挑战。在一些实施方式中，如下所述，热氢化工艺用于直接在沟道区域上形成界面层，从而准备用于形成栅极堆叠件的附加层(例如，栅极介电层)的沟道区域。
图1示出了根据本发明的一个或多个方面的制造包括界面层的器件的方法100的实施例。方法100可以用于制造FinFET器件或其它类型的FET器件。图2至图8提供了一个示例性FinFET器件。具体地，图2至图8是处于与图1相对应的各个制造阶段并且根据本发明的各个方面的部分或全部FinFET器件200的局部截面图。
在所示出的实施例中，诸如图2所示，FinFET器件200包括配置为包括n型器件(诸如n型FinFET)的NMOS区域202A和配置为包括p型器件(诸如p型FinFET)的PMOS区域202B，从而使得FinFET器件200包括互补FinFET。在一些实施方式中，NMOS区域202A和PMOS区域202B是器件区域的一部分，器件区域诸如核心区域(通常称为逻辑区域)、存储器区域(诸如静态随机存取存储器(SRAM)区域)、模拟区域、外围区域(通常称为I/O区域)、伪区域、其它合适的区域或它们的组合。器件区域可以包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。在一些实施方式中，FinFET器件200可以是IC芯片的一部分、片上系统(SoC)或它们的部分。为了清楚起见，已经像本文中呈现的其余附图一样简化了图2至图8，以便更好地理解本发明的发明构思。可以在FinFET器件200中添加其它部件，并且可以在FinFET器件200的其它实施例中替换、修改或消除以下描述的一些部件。
方法100开始于框102，其中，提供半导体衬底。在实施例中，半导体衬底包括从半导体衬底升高的鳍元件。另外，通常要注意的是，本申请使用FinFET作为示例性半导体器件。然而，在其它实施例中，可以制造平面器件，包括为平面器件提供诸如本文所讨论的界面层，例如，在平面沟道区域上生长界面层。在其它实施例中，全环栅(GAA)器件可以制造为在用于GAA多栅极器件的栅极堆叠件中包括本文讨论的界面层。
参考图2的实例，FinFET器件200包括衬底(晶圆)204。在所示出的实施例中，衬底204包括硅。可选地或附加地，衬底204包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底204是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以使用注氧隔离(SIMOX)、晶圆接合和/或其它合适的方法来制造。在一些实施方式中，衬底204包括一种或多种III-V族材料、一种或多种II-IV族材料或它们的组合。
如图2所示，鳍元件206从衬底204延伸。如在FinFET器件中，鳍元件206包括凸起部分，在该凸起部分上方将形成栅极堆叠件，从而使得在每个鳍元件206内形成沟道。以下讨论的衬底204和/或鳍元件206可以包括根据FinFET器件200的设计要求配置的各个掺杂区域。在实施例中，衬底的PMOS区域202B的鳍元件206B与NMOS区域202A的鳍元件206A具有不同的组分和/或掺杂分布。在实施例中，鳍元件206B是硅锗。在实施例中，鳍元件206A是硅。
在一些实施例中，出于各种考虑(诸如对于高迁移率或使用高迁移率的半导体材料的应变效应)，鳍元件206B或其部分中的半导体材料与衬底204的半导体材料不同。如上所述，在一些实施例中，鳍元件206B包括硅锗。其它实例包括锗、硅锗锡(SiGeSn)、锗锡(GeSn)或来自III-V族的化合物半导体材料。在示例性实施例中，来自III-V族的化合物半导体材料包括砷化镓、磷砷化镓、氮化镓、磷化镓、砷化铟、砷化镓铟、氮化镓铟、磷化铟镓、氮化铟、磷化铟、砷化铝、砷化铝镓、磷化铝镓铟、氮化铝镓、磷化铝镓、砷化铝铟、氮化铝、磷化铝或它们的组合。在另外的实例中，鳍元件206B可以包括两个或更多个半导体材料膜。应该注意，在一些实施例中，鳍元件206B包括形成沟道区域(例如，在隔离区域208之上)的上部，该沟道区域可以包括诸如硅锗的第一半导体材料，而鳍的底部(例如，在隔离区域内)保留另一半导体材料，例如衬底的半导体材料(例如，硅)。
在一些实施例中，出于器件性能的各种考虑，鳍元件206A中的半导体材料与衬底204相同，并且可能与鳍元件206B中的半导体材料不同。在各个实例中，鳍元件206A包括硅。然而，实施例不限于此，并且鳍元件206A的组分可以包括其它组分，包括上面参考鳍元件206B所讨论的那些。
如图2所示，在鳍元件206之间形成隔离部件208。隔离部件208包括介电材料，诸如氧化硅、氮化硅、气隙和/或其它合适的介电材料。隔离部件208可以包括多个层，例如，包括衬垫层。在一些实施方式中，通过CVD，诸如高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、PECVD、LPCVD、大气压CVD(APCVD)、亚大气压汽相沉积(SAVCD)；原子层沉积(ALD)、氧化工艺、其它合适的方法或它们的组合来形成隔离部件208的层。在一些实施例中，隔离部件208称为浅沟槽隔离(STI)部件。隔离部件208是凹进的，从而使得鳍元件206的沟道区域在隔离部件208之上延伸。
再次参考图1，方法100继续至框104，其中，在衬底的一个或多个沟道区域(例如，鳍元件)上方设置一个或多个伪栅极结构。伪栅极结构可以是限定最终栅极的位置的占位符。在将伪栅极结构设置在沟道区域上方，限定并且保护沟道区域的同时，可以对衬底实施各个工艺。参考图2的实例，伪栅极结构210形成在鳍元件206上方。伪栅极结构210可以包括诸如伪氧化物层212和伪电极层214的多个层。伪氧化物层212可以包括氧化硅。伪电极层214可以包括多晶硅。然而，用于伪栅极结构210的其它组分也是可能的。伪栅极结构210的材料在衬底204的NMOS区域202A和PMOS区域202B中可以基本类似。应该注意，器件200中的虚线示出了可能存在介于衬底204的区域202B和202A之间的附加部件。鳍元件206和伪栅极结构210的数量仅是示例性的。
可以通过毯式沉积一种或多种材料并且然后图案化这些材料以形成伪栅极结构210来在鳍元件206上方形成伪栅极结构210。伪栅极结构210的图案化包括光刻工艺和蚀刻。在示例性实施例中，光刻工艺形成图案化抗蚀剂层。在一个实例中，图案化抗蚀剂层的形成包括抗蚀剂涂覆、软烘烤、曝光、曝光后烘烤(PEB)、显影和硬烘烤。此后，通过使用图案化抗蚀剂层作为蚀刻掩模的蚀刻来图案化伪栅极堆叠件材料层。蚀刻工艺可以包括一个或多个蚀刻步骤。例如，可以应用具有不同蚀刻剂的多个蚀刻步骤来蚀刻相应的栅极堆叠件材料层。在其它实施例中，栅极堆叠件材料层的图案化可以可选地使用硬掩模作为蚀刻掩模。硬掩模可以包括氮化硅、氮氧化硅、氧化硅、其它合适的材料或它们的组合。此后，可以使用诸如湿剥离或等离子灰化的合适的工艺去除图案化抗蚀剂层。
在图案化形成伪栅极结构210的栅极堆叠件之后，可以在伪栅极结构210的侧壁上形成间隔元件。栅极间隔元件通过任何合适的工艺形成并且包括介电材料。可以通过沉积介电材料以及蚀刻(例如，各向异性蚀刻(诸如干蚀刻))材料以形成间隔元件来形成间隔元件。介电材料可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。在一些实施例中，栅极间隔元件包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，栅极间隔元件包括邻近于栅极堆叠件形成的多于一组的间隔件，诸如密封间隔件、偏置间隔件、牺牲间隔件、伪间隔件和/或主间隔件。
在形成伪栅极结构之后，可以在形成栅极间隔元件之前和/或之后，实施注入、扩散和/或退火工艺以在鳍的源极/漏极区域中形成LDD部件和/或HDD部件(均未示出)。
再次参考图1，方法100继续至框106，其中，在衬底上形成诸如层间介电(ILD)层的介电层。ILD层形成为邻近伪栅极结构(包括栅极间隔元件)。可以在形成与器件200相关联的源极/漏极部件之后沉积ILD层。ILD层包括一种或多种介电材料，包括例如，氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black
Figure BDA0002367783400000071
(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、SiLK(陶氏化学，米德兰，密歇根州)、聚酰亚胺、其它低k介电材料或它们的组合。在一些实施例中，所形成的ILD层具有包含多种介电材料的多层结构。在一些实施例中，在形成伪栅极结构之后，通过沉积工艺(诸如CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其它合适的方法或它们的组合)形成ILD层。框106可以进一步包括形成附加介电层，包括例如，接触蚀刻停止层(CESL)。在实施例中，CESL层形成在ILD层之前。在沉积形成ILD层和/或形成的其它介电层的材料之后，实施化学机械平坦化(CMP)工艺和/或其它平坦化工艺。平坦化工艺去除介电材料，从而到达(暴露)伪栅极的顶部。
然后，方法100继续至框108，其中，去除伪栅极结构或其一部分。可以通过施加选择性蚀刻剂来实施去除，该选择性蚀刻剂在一个或多个蚀刻步骤中去除伪栅极结构的层，诸如伪栅极电介质和伪栅电极。参考图3的实例，伪栅极结构210已经被去除，从而形成沟槽开口302。去除伪栅极结构210包括去除(例如，蚀刻)伪氧化物层212和伪栅电极214。伪栅极结构的去除使得沟槽开口302暴露鳍元件206的沟道区域。在实施例中，鳍元件206的表面暴露，其中，该表面基本是鳍元件206A和206B的包括上述材料的半导体材料。
在去除伪栅极结构之后，该方法继续至框110，其中，在通过去除伪栅极结构而暴露的鳍元件的区域上形成界面层(IL)。界面层在鳍元件(例如，沟道区域)上方提供介电层。
可以使用快速热氢化(RTH)工艺来形成框110的界面层，这将在下面详细讨论。参考图4的实例，在鳍元件206上方形成界面层402。在一些实施例中，RTH工艺形成界面层402。在实施例中，RTH工艺同时在NMOS区域202A和PMOS区域202B的鳍206上方形成IL 402。虽然形成可能同时发生，但是由于鳍206A和206B的组分不同，所以IL 402在NMOS区域202A中可以由与PMOS区域202B中的IL 402不同的材料组成。在实施例中，PMOS区域202B中的IL 402是SiGeOx。在实施例中，NMOS区域202A中的IL 402是SiOx。类似地，虽然同时形成，由于鳍206B的半导体材料与206A的半导体材料的氧化速率不同，所以IL 402的厚度在PMOS区域202B和NMOS区域202A之间可以不同。在实施例中，IL 402在PMOS区域202B中比在NMOS区域202A中厚(例如，硅锗的氧化速度比硅快)。
如上所述，在一些实施例中，鳍206B包括选择为用于将形成在器件200的PMOS区域202B中的器件的性能的半导体组分。例如，鳍206B的沟道区域(例如，鳍206B的位于隔离部件208之上的上部)可以是硅锗。硅锗沟道材料由于其高迁移率可为器件(区域202B的PMOS器件)提供优势。但是，使用这种沟道材料也带来了挑战。例如，在包含鳍的硅锗上方进行介电层的化学生长，诸如通过暴露于水蒸汽气氛中进行电介质的化学生长，可能导致SiGe沟道区域的锗(Ge)相对浓度增加，这称为Ge堆积条件。Ge堆积条件可在沟道区域的表面处提供过量的锗。也可以使用典型的干氧化工艺(例如，提供为氧源的分子氧)使用SiGe沟道区域上方的介电层的化学生长来经历类似产生的Ge堆积条件。Ge堆积通过导致迁移率降低而降低器件性能。类似地，这些化学氧化工艺可以导致沟道区域表面(例如，硅锗、硅)。表面粗糙度还可能通过使得迁移率退化而降低器件性能。在一些实施例中，本发明的各个方面提供了表面粗糙度和/或Ge堆积的改进，这将在下面参考图8进一步详细讨论。在本发明的讨论中，与化学生长氧化物(CIL)(诸如生长)相比，通过湿清洁工艺使半导体部件暴露于臭氧(O3)+标准清洁1(SC1)+标准清洁2(SC2)工艺流程中。SC1包括去离子水、氨水、过氧化氢。SC2包括去离子水、盐酸(HCl)和过氧化氢(H2O2)。
返回当前讨论的方法，方法100包括在框110处形成界面层(IL)402。使用本文中称为快速热氢化(RTH)的工艺形成IL 402。在一些实施例中，通过本文讨论的RTH工艺形成的IL 402可用于减少Ge堆积并且改进表面粗糙度。虽然不受任何理论的束缚，但可以设想，在RTH工艺中提供的氢可以有助于-H与Ge结合，然后将其作为副产物从装置中清除。因此，减少了锗在SiGe沟道区域(例如，鳍)中的堆积。因此，与在鳍206上方化学生长介电层相比，使用RTH工艺形成IL 402可以使器件200的迁移率提高。
在实施例中，快速热氢化(RTH)工艺包括引入将结合至鳍206的可用半导体元素的氢(或氢化物，其为氢的阴离子)。在实施例中，鳍206是硅锗，并且RTH工艺引入氢以与鳍的锗(Ge)结合。在实施例中，氢结合至过量的锗，因此缓解了Ge堆积条件。Ge和氢的结合形成包括Ge和H的氢化物，诸如GeH4。然后，氢化锗作为工艺的副产物从反应室中除气。虽然本文讨论了锗和锗堆积的实例，但是用于沟道区域的其它半导体材料也可以提供用于与可用氢结合的可用元素，包括但不限于硅、镓、铟、砷和/或其它合适的元素。
除了引入氢之外，RTH工艺还包括引入氧源。氧源用于提供氧以用于形成具有氧化物组分的IL 402。例如，在实施例中，鳍206是硅锗，在RTH工艺中提供的氧与SiGe结合，从而形成SiGeOx，该SiGeOx形成IL 402。作为另一实例，在实施例中，鳍206是硅，在RTH工艺中提供的氧与Si结合，从而形成SiOx，该SiOx形成IL 402。各种其它组分的氧化物也是可能的，包括上面关于鳍206讨论的那些材料。在实施例中，PMOS区域202B中的IL 402为SiGeOx，而NMOS区域202A中的IL 402为SiOx。
RTH工艺中可能还提供诸如惰性气体或载气(例如，氮)其它组分。在另一实施例中，载气可以是氩气(Ar)。因此，在实施例中，RTH工艺由载气(N2)、O2的氧源和与氧源分离的氢源组成。在又一实施例中，O2的氧源是唯一的氧源(例如，没有有意地向室提供水蒸汽)。
在实施例中，RTH工艺通过实现一个或多个以下示例性工艺参数来形成IL 402。在实施例中，RTH工艺在约650摄氏度和约850摄氏度之间的温度下进行。该温度选择为促进氢和/或氧与鳍206的材料的反应，同时不损坏鳍206或周围的元件。在实施例中，提供RTH工艺的室的压力在约5torr和约20torr之间。像温度范围一样，压力选择为促进反应，同时减小对器件200的部件损坏的风险。
如上所述，继续讨论RTH工艺参数，RTH工艺包括提供氢、氧和载气(例如，氮)。在实施例中，提供给衬底204的氢源(H2)流在约0.8slm和约4.6slm之间。在实施例中，提供给衬底204的氧源(O2)流在约15sccm和约150sccm之间。在实施例中，提供给衬底204的载气(N2)流在约7.2slm和约10.4slm之间。在一些实施例中，在RTH工艺中提供给衬底204的氢(例如，H2)与氧(例如，O2)体积比在约5:1至约320:1之间。氧、氢和/或载气可以同时提供给容纳衬底204的室。在实施例中，对室的唯一氧供应是通过O2的方式，例如，以上述流速。在一些实施例中，在RTH工艺中，氢(例如，H2)和氧(例如，O2)的总和与提供给衬底204的载气(N2)的体积比在约13:7和约16:1之间。
注意，氢和氧以不同的流速提供，并且实际上可以在提供RTH工艺的室的不同入口处提供。换句话说，在一些实施例中，氢和氧源彼此不同；氢和氧彼此不结合。
应该注意，必须控制可用于衬底204的氢的量。大气中的氢过多可能会导致与鳍206发生过度反应，这可能会使得鳍损坏，诸如鳍塌陷。在实施例中，氢源可以提供为化合物而不是纯H2。这样做的优势是能够在RTH工艺中保持高温，而没有纯H2可燃性的风险。提供氢的示例性化合物包括HCl。因此，在实施例中，RTH工艺提供HCl、O2和N2。在实施例中，RTH工艺仅由气体HCl、O2和N2组成。
在实施例中，RTH工艺进行约1至2分钟。在实施例中，使用RTH工艺的IL 402的厚度在约8埃和约12埃之间。
在诸如RTH工艺形成界面层之后，方法100然后进入框112，其中，实施清洁工艺。在实施例中，清洁工艺用于调节在框110中形成的IL层的表面，以准备用于随后沉积栅极介电层的表面。在实施例中，清洁工艺通过将-OH官能团结合至表面来调节表面。在一些实施例中，省略框112的清洁。
在实施例中，清洁工艺包括多级清洁。多级清洁可以包括臭氧+标准清洁1(SC1)+标准清洁2(SC2)。标准清洁1(SC1)包括提供清洁溶液，清洁溶液包括氨、过氧化氢和去离子水(DI水)。标准清洁2(SC2)包括盐酸(HCl)、过氧化氢(H2O2)和去离子水(DI水)的清洁溶液。臭氧清洁阶段除臭氧外还可以包括DI水。
参考图5的实例，已经通过清洁工艺处理了IL层402的表面，以形成IL层402的表面402'。在实施例中，表面402'包括暴露的-OH官能团。
然后，方法100进入框114，其中，在框110中形成的界面层上方形成栅极介电层。在实施例中，栅极介电层是高k介电材料。参考图6的实例，在IL 402上方形成栅极介电层602。在实施例中，栅极介电层602直接形成在IL层402的经处理的表面402'上。
栅极介电层602包括介电材料，诸如氧化硅、高k介电材料、其它合适的介电材料或它们的组合。在所示出的实施例中，栅极介电层602包括一个或多个高k介电层，包括例如，铪、铝、锆、镧、钽、钛、钇、氧、氮、其它合适的成分或它们的组合。在一些实施方式中，一个或多个高k介电层包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其它合适的高k介电材料或它们的组合。高k介电材料通常是指具有高介电常数的介电材料，例如，介电常数大于氧化硅的介电常数(k≈3.9)。栅极介电层可以通过诸如ALD、CVD、PVD和/或其它合适的工艺的各种工艺形成。栅极介电层602在NMOS区域202A中与在PMOS区域202B中可以是相同的组分，或者可以是不同的组分。栅极介电层602可以包括具有变化的介电组分的多个层。
器件200的等效氧化物厚度(EOT)可以通过栅极介电层602和界面层402的总和来确定。
然后，方法100进入框116，其中，在框114的栅极介电层上方形成栅电极层。在实施例中，栅电极直接形成在栅极介电层上。在实施例中，栅电极包括为所得器件提供适当功函的导电材料。在一些实施例中，可以在栅电极的功函层和栅极介电层之间形成附加层(例如，覆盖层)。
参考图7的实例，栅电极层704和702分别形成在衬底204的NMOS区域202A和PMOS区域202B中。在实施例中，栅电极层702提供p型功函。在实施例中，栅电极层704提供n型功函。
在一些实施方式中，栅电极702和704每个均包括多个层，诸如一个或多个覆盖层、功函层、胶/阻挡层和/或金属填充(或体)层。覆盖层可以包括防止或消除栅极介电层602和栅极结构的其它层(特别是包括金属的栅极层)之间的成分的扩散和/或反应的材料。在一些实施方式中，覆盖层包括金属和氮，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)或它们的组合。功函层可以包括调整为具有期望的功函(诸如，n型功函或p型功函)的导电材料，诸如n型功函材料和/或p型功函材料。P型功函材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它p型功函材料或它们的组合。N型功函材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其它n型功函材料或它们的组合。胶/阻挡层可包括促进相邻层(诸如功函层和金属填充层)之间的粘合的材料，和/或阻挡和/或减少栅极层(诸如功函层和金属填充层)之间的扩散的材料。例如，胶/阻挡层包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co、其它合适的金属或它们的组合)、金属氧化物、金属氮化物(例如，TiN)或它们的组合。金属填充层可以包括合适的导电材料，例如Al、W和/或Cu。在一些实施方式中，硬掩模层(包括例如氮化硅或碳化硅)设置在栅电极702、704的至少一部分上方。栅电极702、704通过诸如ALD、CVD、PVD和/或其它合适的工艺的各种沉积工艺形成。应该注意，图7仅是说明性的，并不意味着器件200必须在栅电极702、704之间包括界面，但是如上所述，各个部件可以介于区域202B和202A之间。
栅电极702或704与栅极介电层602和IL 402连接在一起，提供相应的栅极堆叠件706。栅极堆叠件706形成器件200的形成在鳍元件206上方的栅极结构，从而控制鳍元件206的沟道区域。
图8示出了IL 402相对于鳍元件206的聚焦图。图8示出了鳍元件206的圆化的拐角(见插图A)。在实施例中，由于在用于形成IL 402的RTH工艺期间鳍206的半导体组分的回流，鳍206具有如插图A所示的圆角形状。圆角形状可以存在于鳍206A和/或206B上。圆角形状可以由鳍206限定，该鳍206在鳍206的侧壁和鳍206的顶面之间的界面处具有曲线的外表面。
图8还示出了在其上形成有IL 402的鳍元件206的表面的相对表面粗糙度。见插图B。在实施例中，鳍206的表面粗糙度由于通过RTH工艺形成的IL 402而减小。在实施例中，已经确定通过化学氧化在其上形成介电层的鳍的表面粗糙度具有约0.172均方根(Rms)(nm)的测量粗糙度；通过RTH工艺在其上形成诸如IL 402的界面层的类似鳍的表面粗糙度具有约0.164Rms(nm)的粗糙度。在一些实施例中，以Rms测量，表面粗糙度的改进(减小)可以为约5％。在实施例中，可以在诸如鳍206A的鳍和诸如鳍206B的鳍上提供有表面粗糙度改进。在实施例中，其上形成有IL 402(其中，IL 402通过RTH形成)的鳍元件206比其上形成有通过化学氧化形成的界面层的类似鳍具有小的宽度变化(例如，从顶部至底部)。在另一实施例中，在其上生长化学氧化物之后，鳍宽度的波动可以在约7.5和约8.5纳米之间，或者沿着鳍的高度的约11-15％的宽度变化。相反地，在实施例中，在通过RTH工艺形成诸如IL 402的氧化物之后，鳍宽度的波动可以在约8和约8.5纳米之间，或者沿着鳍的高度的约4％至小于10％的宽度变化。
在实施例中，RTH工艺用于在由硅锗鳍组成的鳍206B上形成界面层402。RTH工艺还会影响IL 402和鳍206B中提供的锗百分比。在实施例中，已经确定随后在其上形成介电层的沟道区域的锗百分比为约29％至约35％。在通过化学氧化生长化学氧化物界面层之后，化学氧化物的锗浓度约为4至6％。其上有类似厚度(与通过RTH工艺形成的介电层的厚度类似的厚度)的界面层(诸如IL 402)的类似沟道区域(诸如鳍206B所示)具有约25％和28％的锗浓度。因此，在一些实施例中，在形成IL之前，鳍的锗浓度在约29％和约35％之间。在通过RTH工艺生长诸如IL 402的IL之后，锗浓度在约25％和28％之间。因此，在一些实施例中，锗浓度可以减小10％。在一些实施例中，通过使用RTH工艺实施IL 402，可以将锗浓度降低约3.5％。以上讨论的百分比可以是相对于Si-Si和Si-Ge键的总和计算的原子百分比。在实施例中，已经确定，通过SiGe鳍的化学氧化形成的介电层的锗百分比是含有约4-6％GeOx的SiGeOx。相反地，形成的与SiGe鳍(诸如鳍206B)上的介电层厚度类似的界面层(诸如IL402)(通过RTH工艺形成)是含有约1％GeOx和3％锗的SiGeOx。在一些实施例中，可以通过使用RTH工艺在沟道区域上方形成介电层来使氧化锗浓度降低约10％。上面讨论的百分比可以是相对于Si-O和Ge-O键的总和的百分比计算的特征的原子百分比。
返回图1和方法100的实施例，在一些实施例中，方法100继续至诸如FinFET器件200的器件的附加制造步骤。例如，制造可以继续以形成包括与上述栅极堆叠件接触的多层互连部件。
图9示出了也可以使用方法100形成的半导体器件FinFET器件900。FinFET器件900可以基本上类似于以上参考示例性图2至图8讨论的FinFET器件200。在实施例中，FinFET900是FinFET器件200的一部分(例如，单个栅极结构的一部分)的图示。
FinFET器件900包括与栅极结构相邻的源极/漏极部件902。在一些实施例中，源极/漏极部件902是形成在鳍206上、上方或中的外延部件。在一些实施方式中，在形成以上在框104中讨论的伪栅极之后，并且在用以上在框110至116中讨论的金属栅极替换伪栅极之前，形成外延源极/漏极部件902。例如，半导体材料外延生长在鳍206上以形成外延源极/漏极部件902。在一些实施方式中，鳍206在其上形成源极/漏极部件902之前凹进(例如，回蚀刻工艺)。源极/漏极部件902可以通过合适的工艺形成，诸如包括CVD沉积技术(例如汽相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其它合适的SEG工艺的外延工艺或它们的组合。外延源极/漏极部件902掺杂有n型掺杂剂和/或p型掺杂剂。源极/漏极部件902关于器件类型配置，例如，对于n型器件和p型器件，掺杂剂类型变化。在一些实施方式中，通过在外延工艺的源材料中添加杂质来在沉积期间掺杂外延源极/漏极部件902。在一些实施方式中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件902。在一些实施例中，源极/漏极部件902可以彼此合并或部分彼此合并。
图2至图8的FinFET器件200的截面图是沿图9所示的B-B'轴提供的。图10是从形成在PMOS区域202B上的栅极堆叠件706的角度示出了沿着图9所示的A-A'轴的截面图。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
例如，在一些实施例中，本文讨论的方法和器件的实施方式可以改进所得器件的迁移率。可以通过减少沟道区域处的Ge积聚和/或通过用于在沟道区域上方形成界面层的工艺提供平滑的沟道区域表面来产生改进的迁移率。在一些实施例中，与使用化学氧化物界面层制造的器件相比，器件的迁移率可以改进约3％至约5％。
在本文提供的一个更广泛的实施例中，提供了方法，该方法包括提供具有沟道区域的衬底并且在沟道区域上生长氧化物层。生长氧化物层包括多个步骤，诸如引入提供氧的第一源气体和引入提供氢的第二源气体，第二源气体与第一源气体不同。生长氧化物层包括将氧结合至沟道区域的半导体元素以形成氧化物层，以及将氢结合至沟道区域的半导体元素以形成半导体氢化物副产物。然后在氧化物层上方形成栅极介电层。在栅极介电层上方形成栅电极。
在另一实施例中，生长氧化物层形成氧化硅锗层。在实施例中，沟道区域形成在从衬底延伸的鳍元件上。当半导体元素是锗时，可以通过在硅衬底上方外延生长硅锗区域来形成鳍元件。在实施例中，第二源气体是HCl。生长氧化物层可以进一步包括引入第三气体氮。在实施例中，氧化物层是氧化硅锗，并且半导体氢化物副产物包括氢和锗。
在本文讨论的另一更广泛的实施例中，方法包括提供具有在衬底上方延伸的第一鳍和第二鳍的衬底。第一鳍可以与第二鳍的组分不同。在第一鳍和第二鳍上方形成氧化物层。第一鳍上方的氧化物层包括第一氧化物组分，并且第二鳍上方的氧化物层包括第二氧化物组分。通过以第一流速将含氧气体引入至衬底并且以与第一流速不同的第二流速将含氢气体引入至衬底来生长氧化物层。
在另一实施例中，第一流速小于第二流速。在实施例中，同时引入含氧气体和引入含氢气体。在实施例中，第一氧化物是氧化硅锗，并且第二氧化物组分是氧化硅。
在一些实施例中，引入含氧气体包括提供O2。在另一实施例中，至室的氧源由含氧气体O2组成。在实施例中，该方法包括直接在第一氧化物组分和第二氧化物组分上形成栅极介电层。
在实施例中，该方法包括在将来自含氧气体的氧结合至第一鳍以形成第一氧化物组分的同时，将来自含氢气体的氢结合至第一鳍的半导体元素。进一步的实施例包括在将来自含氢气体的氢结合至第一鳍的半导体元素之后，从工艺室去除结合的氢和半导体元素。半导体元素可以是锗，并且可以从工艺室中去除氢化锗。
在另一更广泛的实施例中，提供了集成电路器件，其包括从衬底延伸的第一鳍结构和第二鳍结构。第一鳍结构是第一组分，并且包括圆角。第二鳍结构是与第一组分不同的第二组分。第一界面层直接形成在包括圆角的第一鳍结构上，并且第二界面层直接形成在第二鳍结构上。第一界面层是第一组分的氧化物，并且第二界面层是第二组分的氧化物。在第一界面层和第二界面层上方形成栅极介电层。圆角可以由硅锗组成。
在集成电路器件的另一实施例中，第二鳍结构还包括圆角。在实施例中，该器件还包括形成在第一鳍结构上方的栅极介电层上方的第一金属栅电极和形成在第二鳍结构上方的栅极介电层上方的第二金属栅电极。

Claims (10)

1.一种形成集成电路器件的方法，包括：
提供具有沟道区域的衬底；
在所述沟道区域上生长氧化物层，其中，生长所述氧化物层包括：
引入提供氧的第一源气体；
引入提供氢的第二源气体，所述第二源气体与所述第一源气体不同；
将所述氧结合至所述沟道区域的半导体元素以形成所述氧化物层；以及
将所述氢结合至所述沟道区域的所述半导体元素以形成半导体氢化物副产物；
在所述氧化物层上方形成栅极介电层；以及
在所述栅极介电层上方形成栅电极。
2.根据权利要求1所述的方法，其中，生长所述氧化物层形成氧化硅锗层。
3.根据权利要求1所述的方法，其中，提供具有所述沟道区域的所述衬底包括在从所述衬底延伸的鳍元件上形成所述沟道区域。
4.根据权利要求3所述的方法，其中，通过在硅衬底上方外延生长硅锗区域来形成所述鳍元件，并且其中，所述半导体元素是锗。
5.根据权利要求1所述的方法，其中，所述第二源气体是HCl。
6.根据权利要求1所述的方法，其中，生长所述氧化物层还包括引入第三气体氮。
7.根据权利要求1所述的方法，其中，所述氧化物层是氧化硅锗，并且所述半导体氢化物副产物包括氢和锗。
8.一种形成集成电路器件的方法，包括：
提供衬底，所述衬底具有在所述衬底上方延伸的第一鳍和第二鳍，其中，所述第一鳍与所述第二鳍的组分不同；
在所述第一鳍和所述第二鳍上方生长氧化物层，其中，位于所述第一鳍上方的所述氧化物层包括第一氧化物组分，并且位于所述第二鳍上方的所述氧化物层包括第二氧化物组分，生长所述氧化物层包括：
以第一流速将含氧气体引入至所述衬底；以及
以与所述第一流速不同的第二流速将含氢气体引入至所述衬底。
9.根据权利要求8所述的方法，其中，所述第一流速小于所述第二流速。
10.一种集成电路器件，包括：
第一鳍结构，从衬底延伸，其中，所述第一鳍结构是第一组分，其中，所述第一鳍结构包括圆角；
第二鳍结构，从所述衬底延伸，其中，所述第二鳍结构是与所述第一组分不同的第二组分；
第一界面层，直接位于包括所述圆角的所述第一鳍结构上，其中，所述第一界面层是所述第一组分的氧化物；
第二界面层，直接位于所述第二鳍结构上，其中，所述第二界面层是所述第二组分的氧化物；以及
栅极介电层，形成在所述第一界面层和所述第二界面层上方。
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