CN112074816A - Nand数据放置模式的集群奇偶校验 - Google Patents

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Abstract

在一些实例中，揭示对NAND中数据放置架构的改进，其通过允许从某些故障案例恢复的经改进NAND数据放置模式来提供额外数据保护。本发明跨页行及平面对角地加条纹于数据以增强数据保护。奇偶校验位经存储于SLC块中用于额外保护直到完成块写入，且接着可删除所述奇偶校验位。

Description

NAND数据放置模式的集群奇偶校验
优先权申请案
本申请案主张2018年5月23日申请的序列号为62/675,451的美国暂时申请案及2018年3月16日申请的序列号为62/644,282的美国暂时申请案的优先权权益，所述两个案的全文以引用方式并入本文中。
背景技术
存储器装置通常被提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。
易失性存储器需要电力来保存其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。
非易失性存储器可在未供电时留存所存储的数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻性随机存取存储器(RRAM)、磁阻性随机存取存储器(MRAM)或3D XPointTM存储器等。
快闪存储器是作为非易失性存储器用于各种电子应用。快闪存储器装置通常包含允许高存储器密度、高可靠性及低功率消耗的一或多个群组的单晶体管、浮动栅极或电荷俘获存储器单元。
两种常见类型的快闪存储器阵列架构包含以每一者的基本存储器单元配置布置成的逻辑形式命名的NAND及NOR架构。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如字线)。在NOR架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如位线)。在NAND架构中，阵列的串中的每一存储器单元的漏极一起串联(源极到漏极)耦合于源极线与位线之间。
NOR及NAND架构半导体存储器阵列两者是通过解码器存取，所述解码器通过选择耦合到特定存储器单元的栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦经激活，所选择的存储器单元便可将其数据值放置于位线上，从而引起不同电流取决于编程特定单元的状态而流动。在NAND架构半导体存储器阵列中，高偏压电压经施加于漏极侧选择栅极(SGD)线。耦合到每一群组的未经选择的存储器单元的栅极的字线是以指定通过电压(例如Vpass)驱动以将每一群组的所述未经选择的存储器单元作为传递晶体管操作(例如，以不受其存储数据值限制的方式传递电流)。接着，电流通过仅由每一群组的所选择的存储器单元限制的每一串联耦合群组来从源极线流动到位线以将所选择的存储器单元的电流编码数据值放置于位线上。
NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可经个别或共同地编程到一个或数个编程状态。例如，单电平单元(SLC)可表示两个编程状态中的一者(例如1或0)以表示一个数据位。
然而，快闪存储器单元还可表示两个以上编程状态中的一者，从而允许在不增加存储器单元的数目的情况下制造更高密度存储器，因为每一单元可表示一个以上二进制数字(例如一个以上位)。此类单元可被称为多状态存储器单元、多数字单元或多电平单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如四个编程状态中的一者)的存储器单元，三电平单元(TLC)可指代每单元可存储三个数据位(例如八个编程状态中的一者)的存储器单元，且四电平单元(QLC)可每单元存储四个数据位。MLC在本文中用于更广背景中，即，可指代每单元可存储一个以上数据位(即，可表示两个以上编程状态)的任何存储器单元。
传统存储器阵列是布置于半导体衬底的表面上的二维(2D)结构。为了提高给定面积内的存储器容量并降低成本，已减小个别存储器单元的大小。然而，个别存储器单元的大小减小及因此2D存储器阵列的存储器密度存在技术限制。作为响应，正开发三维(3D)存储器结构(例如3D NAND架构半导体存储器装置)来进一步提高存储器密度及降低存储器成本。
此类3D NAND装置通常包含串联(例如漏极到源极)耦合于接近源极的一或多个源极侧选择栅极(SGS)与接近位线的一或多个漏极侧选择栅极(SGD)之间的存储单元串。在实例中，所述SGS或SGD可包含一或多个场效晶体管(FET)或金属氧化物半导体(MOS)结构装置等。在一些实例中，所述串将垂直延伸通过含有相应字线的多个垂直间隔层。半导体结构(例如多晶硅结构)可相邻于一串存储单元延伸以形成所述串的所述存储单元的沟道。在垂直串的实例中，所述多晶硅结构可呈垂直延伸柱的形式。在一些实例中，所述串可经“折叠”，且因此相对于U形柱布置。在其它实例中，多个垂直结构可彼此上下堆叠以形成存储单元串的堆叠阵列。
存储器阵列或装置可经组合在一起以形成存储器系统的存储体，例如固态驱动(SSD)、通用快闪存储(UFSTM)装置、多媒体卡(MMC)固态存储装置、嵌入式MMC装置(eMMCTM)等。SSD尤其可用作在例如性能、大小、重量、耐久性、操作温度范围及功率消耗方面具有优于具有移动零件的传统硬驱动的优点的计算机的主存储装置。例如，SSD可具有与磁盘驱动相关联的缩减寻道时间、延时或其它延迟(例如机电等)。SSD使用非易失性存储器单元(例如快闪存储器单元)来消除内部电池供应要求，从而允许驱动更通用及小型。
SSD可包含数个存储器装置(包含数个裸片或逻辑单元(例如逻辑单元号或LUN))，且可包含执行操作所述存储器装置或与外部系统介接所需的逻辑功能的一或多个处理器或其它控制器。此类SSD可包含一或多个快闪存储器裸片，其包含数个存储器阵列及其上的外围电路系统。所述快闪存储器阵列可包含组织成数个物理页的数个存储器单元块。在许多实例中，SSD还将包含DRAM或SRAM(或其它形式的存储器裸片或其它存储器结构)。SSD可从主机接收与存储器操作相关联的命令，所述存储器操作例如为在存储器装置与主机之间传送数据(例如用户数据及相关联完整性数据，例如错误数据及地址数据等)的读取或写入操作或从存储器装置擦除数据的擦除操作。
附图说明
在不一定按比例绘制的图式中，相同数字可描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同例子。图式通常通过实例而非通过限制来说明本发明中论述的各个实施例。
图1说明包含存储器装置的环境的实例。
图2到3说明3D NAND架构半导体存储器阵列的实例的示意图。
图4说明存储器模块的实例框图。
图5说明NAND的编程故障的可能效果。
图6说明NAND的编程期间的异步功率损失的可能效果。
图7及8说明根据本发明的一些实例的数据在TLC NAND阵列上的经改进NAND数据放置模式。
图9说明根据本发明的一些实例的控制器的易失性存储器或NAND的其它组件中的奇偶校验页的逻辑放置。
图10说明用于将奇偶校验页存储于非易失性NAND中的奇偶校验值存储的示意图。
图11说明根据本发明的一些实例的应用经改进NAND数据放置模式来将数据存储于NAND装置的NAND裸片上的方法1100的流程图。
图12说明根据本发明的一些实例的NAND的不可校正错误的实例。
图13说明根据本发明的一些实例的布置成多个集群的多个奇偶校验值的存储。
图14说明根据本发明的一些实例的多个经压缩奇偶校验值的存储。
图15说明根据本发明的一些实例的使奇偶校验值以NAND装置的经改进NAND数据放置模式集群的方法的流程图。
图16说明根据本发明的一些实例的存储器控制器的示意图。
图17是说明其上可实施一或多个实施例的机器的实例的框图。
具体实施方式
在一些实例中，揭示组织写入到存储器装置(例如NAND存储器装置)的数据以免受某些类型的故障的方法。举例来说，在第一页行及第一平面上编程第一部分，在第二页行及第二平面上编程第二部分，在第三页行及第三平面上编程第三部分，且在第四页行及第四平面上编程第四部分。第一页行、第二页行、第三页行、第一平面、第二平面及第三平面经选择使得第一部分、第二部分及第三部分存储于相对于彼此的不同页行及不同平面上的存储器单元中。
例如移动电子装置的电子装置(例如智能电话、平板计算机等)、用于汽车应用中的电子装置(例如汽车传感器、控制单元、驾驶辅助系统、乘客安全或舒适系统等)及因特网连接设备或装置(例如物联网(IoT)装置等)具有尤其取决于电子装置的类型、使用环境、性能预期等的不同存储需求。
电子装置可分成若干主组件：处理器(例如中央处理单元(CPU)或其它主处理器)、存储器(例如一或多个易失性或非易失性随机存取存储器(RAM)存储器装置，例如动态RAM(DRAM)、移动或低功率双倍数据速率同步DRAM(DDR SDRAM)等)及存储装置(例如非易失性存储器(NVM)装置，例如快闪存储器、只读存储器(ROM)、SSD、MMC或其它存储器卡结构或组合件等)。在某些实例中，电子装置可包含用户接口(例如显示器、触摸屏、键盘、一或多个按钮等)、图形处理单元(GPU)、电源管理电路、基带处理器或一或多个收发器电路等。
图1说明包含经配置以经由通信接口通信的主机装置105及存储器装置110的环境100的实例。主机装置105或存储器装置110可包含于各种产品150(例如物联网(IoT)装置(例如冰箱或其它电器、传感器、电动机或致动器、移动通信装置、汽车、无人机等))中以支持产品150的处理、通信或控制。
存储器装置110包含存储器控制器115及存储器阵列120，存储器阵列120包含(例如)数个个别存储器裸片(例如三维(3D)NAND裸片的堆叠)。在3D架构半导体存储器技术中，堆叠垂直结构以增加层、物理页的数目且相应地提高存储器装置(例如存储装置)的密度。在实例中，存储器装置110可为离散存储器或主机装置105的存储装置组件。在其它实例中，存储器装置110可为与主机装置105的一或多个其它组件堆叠或否则与主机装置105的一或多个其它组件一起包含的集成电路(例如单芯片系统(SOC)等)的一部分。
一或多个通信接口可用于在存储器装置110与主机装置105的一或多个其它组件之间传送数据，例如串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、通用快闪存储(UFS)接口、eMMCTM接口或一或多个其它连接器或接口。主机装置105可包含主机系统、电子装置、处理器、存储器卡读取器或存储器装置110外部的一或多个其它电子装置。在一些实例中，主机105可为具有参考图17的机器1700论述的组件的某部分或全部的机器。
存储器控制器115可从主机105接收指令，且可与存储器阵列通信以(例如)传送(例如写入或擦除)数据到存储器阵列的存储器单元、平面、子块、块或页中的一或多者或从所述一或多者传送(例如读取)数据。存储器控制器115可尤其包含电路系统或固件，其包含一或多个组件或集成电路。例如，存储器控制器115可包含经配置以控制跨存储器阵列120的存取及提供主机105与存储器装置110之间的转译层的一或多个存储器控制单元、电路或组件。存储器控制器115可包含一或多个输入/输出(I/O)电路、线或接口以传送数据到存储器阵列120或从存储器阵列120传送数据。存储器控制器115可包含存储器管理器125及阵列控制器135。
存储器管理器125可尤其包含电路系统或固件，例如与各种存储器管理功能相关联的数个组件或集成电路。出于本描述的目的，实例存储器操作及管理功能将在NAND存储器的上下文中描述。所属领域的技术人员将认识到，其它形式的非易失性存储器可具有类似存储器操作或管理功能。此类NAND管理功能包含损耗平衡(例如废弃项目收集或回收)、错误检测或校正、块引退(retirement)或一或多个其它存储器管理功能。存储器管理器125可将主机命令(例如从主机接收的命令)剖析或格式化成装置命令(例如与存储器阵列的操作相关联的命令等)，或产生阵列控制器135或存储器装置110的一或多个其它组件的装置命令(例如，用于完成各种存储器管理功能)。
存储器管理器125可包含经配置以保存与存储器装置110的一或多个组件相关联的各种信息(例如与耦合到存储器控制器115的存储器阵列或一或多个存储器单元相关联的各种信息)的一组管理表130。举例来说，管理表130可包含关于耦合到存储器控制器115的存储器单元的一或多个块的块年限、块擦除计数、错误历史或一或多个错误计数(例如写入操作错误计数、读取位错误计数、读取操作错误计数、擦除错误计数等)的信息。在某些实例中，如果错误计数中的一或多者的检测到的错误的数目高于阈值，那么位错误可被称为不可校正位错误。管理表130可尤其保存可校正或不可校正位错误的计数。
阵列控制器135可尤其包含经配置以控制与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元、从所述一或多个存储器单元读取数据或擦除所述一或多个存储器单元相关联的存储器操作的电路系统或组件。所述存储器操作可基于(例如)从主机105接收或由存储器管理器125内部产生(例如，与损耗平衡、错误检测或校正等相关联)的主机命令。
阵列控制器135可包含错误校正码(ECC)组件140，其可尤其包含经配置以检测或校正与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元或从所述一或多个存储器单元读取数据相关联的错误的ECC引擎或其它电路系统。存储器控制器115可经配置以主动地检测与数据的各种操作或存储相关联的错误发生(例如位错误、操作错误等)及从所述错误发生恢复，同时维持在主机105与存储器装置110之间传送的数据的完整性或维持所存储的数据的完整性(例如，使用冗余RAID存储等)，且可移除(例如，引退)故障存储器资源(例如存储器单元、存储器阵列、页、块等)以防止未来错误。
在一些实例中，存储器阵列可包括数个NAND裸片，且用于特定NAND裸片的存储器控制器115的一或多个功能可经实施于所述特定裸片上的裸片上控制器上。还可利用控制功能性的其它组织及划定，例如每一裸片、平面、超级块、块、页及类似物的控制器。
存储器阵列120可包含布置成(例如)数个装置、半导体裸片、平面、子块、块或页的若干存储器单元。作为一个实例，48GB TLC NAND存储器装置可包含每页18,592个数据字节(B)(16,384+2208个字节)、每块1536页、每平面548个块及每装置4个或4个以上平面。作为另一实例，32GB MLC存储器装置(每单元存储两个数据位(即，4个可编程状态))可包含每页18,592个数据字节(B)(16,384+2208个字节)、每块1024页、每平面548个块及每装置4个平面，但具有对应TLC存储器装置的一半所需写入时间及两倍编程/擦除(P/E)循环。其它实例可包含其它数目或布置。在一些实例中，存储器装置或其一部分可选择性地在SLC模式或所要MLC模式(例如TLC、QLC等)中操作。
在操作中，数据通常以页写入到NAND存储器装置110或从NAND存储器装置110读取，且以块擦除。然而，一或多个存储器操作(例如读取、写入、擦除等)可视需要对更大或更小群组的存储器单元执行。NAND存储器装置110的数据传送大小通常被称为页，而主机的数据传送大小通常被称为扇区。
尽管一页数据可包含用户数据(例如包含数个数据扇区的数据有效负载)及其对应元数据的数个字节，但页的大小通常仅指代用于存储用户数据的字节的数目。作为实例，具有4KB的页大小的一页数据可包含4KB的用户数据(例如呈现512B的扇区大小的8个扇区)及对应于用户数据的数个字节(例如32B、54B、224B等)的元数据，例如完整性数据(例如错误检测或校正码数据)、地址数据(例如逻辑地址数据等)或与用户数据相关联的其它元数据。
不同类型的存储器单元或存储器阵列120可提供不同页大小，或需要与其相关联的不同量的元数据。例如，不同存储器装置类型可具有不同误码率，此可导致确保数据页的完整性所需的不同量的元数据(例如，具有较高误码率的存储器装置需要比具有较低误码率的存储器装置更多的错误校正码数据字节)。作为实例，多电平单元(MLC)NAND快闪装置可具有比对应单电平单元(SLC)NAND快闪装置更高的误码率。因而，MLC装置需要比对应SLC装置更多的元数据字节用于错误数据。
图2说明包含组织成块(例如块A 201A、块B 201B等)及子块(例如子块A0 201A0、子块An 201An、子块B0 201B0、子块Bn 201Bn等)的数串存储器单元(例如第一到第三A0存储器串205A0到207A0、第一到第三An存储器串205An到207An、第一到第三B0存储器串205B0到207B0、第一到第三Bn存储器串205Bn到207Bn等)的3D NAND架构半导体存储器阵列200的实例示意图。存储器阵列200表示常见于存储器装置的块、装置或其它单元中的较大数目个类似结构的一部分。
每一串存储器单元包含在Z方向上(源极到漏极)堆叠于源极线(SRC)235或源极侧选择栅极(SGS)(例如第一到第三A0 SGS 231A0到233A0、第一到第三An SGS 231An到233An、第一到第三B0 SGS 231B0到233B0、第一到第三Bn SGS 231Bn-233Bn,等)与漏极侧选择栅极(SGD)(例如第一到第三A0 SGD 226A0到228A0、第一到第三An SGD 226An到228An、第一到第三B0 SGD 226B0到228B0、第一到第三Bn SGD 226Bn到228Bn等)之间的电荷存储晶体管(例如浮动栅极晶体管、电荷俘获结构等)的数个层。3D存储器阵列中的每一串存储器单元可沿X方向布置为数据线(例如位线(BL)BL0到BL2 220到222)，且沿Y方向布置为物理页。
在物理页内，每一层表示一行存储器单元，且每一串存储器单元表示一列。一子块可表示一或多个物理页。一块可包含数个子块(或物理页)(例如128个、256个、384个等)。尽管本文中说明为具有两个块，每一块具有两个子块，每一子块具有单个物理页，每一物理页具有三串存储器单元，且每一串具有8层存储器单元，但在其它实例中，存储器阵列200可包含更多或更少块、子块、物理页、存储器单元串、存储器单元或层。举例来说，每一串存储器单元可视需要包含更多或更少层(例如16个、32个、64个、128个等)及电荷存储晶体管(例如选择栅极、数据线等)上方或下方的一或多个额外半导体材料层。作为实例，48GB TLC NAND存储器装置可包含每页18,592个数据字节(B)(16,384+2208个字节)、每块1536页、每平面548个块及每装置4个或4个以上平面。
存储器阵列200中的每一存储器单元包含耦合到(例如，电或否则可操作地连接到)存取线(例如字线(WL)WL00到WL70 210A到217A、WL01到WL71 210B到217B等)的控制栅极(CG)，所述存取线视需要跨特定层或一层的一部分共同耦合控制栅极(CG)。3D存储器阵列中的特定层及相应地串中的特定存储器单元可使用相应存取线存取或控制。选择栅极群组可使用各种选择线存取。举例来说，第一到第三A0 SGD 226A0到228A0可使用A0 SGD线SGDA0225A0存取，第一到第三An SGD 226An到228An可使用An SGD线SGDAn 225An存取，第一到第三B0 SGD 226B0到228B0可使用B0 SGD线SGDB0 225B0存取，且第一到第三Bn SGD 226Bn到228Bn可使用Bn SGD线SGDBn 225Bn存取。第一到第三A0 SGS 231A0到233A0及第一到第三An SGS231An到233An可使用栅极选择线SGS0 230A存取，且第一到第三B0 SGS 231B0到233B0及第一到第三Bn SGS 231Bn到233Bn可使用栅极选择线SGS1 230B存取。
在实例中，存储器阵列200可包含经配置以耦合阵列的相应层的每一存储器单元的控制栅极(CG)或选择栅极(或CG或选择栅极的一部分)的数个半导体材料(例如多晶硅等)层。阵列中的特定存储器单元串可使用位线(BL)及选择栅极等的组合存取、选择或控制，且特定串中的一或多个层处的特定存储器单元可使用一或多个存取线(例如字线)存取、选择或控制。
图3说明包含布置成串(例如第一到第三串305到307)及层(例如，说明为相应字线(WL)WL0到WL7 310到317、漏极侧选择栅极(SGD)线325、源极侧选择栅极(SGS)线330等)的二维阵列的多个存储器单元302及感测放大器或装置360的NAND架构半导体存储器阵列300的一部分的实例示意图。例如，存储器阵列300可说明例如图2中说明的3D NAND架构半导体存储器装置的存储器单元的一个物理页的一部分的实例示意图。
每一串存储器单元使用相应源极侧选择栅极(SGS)(例如第一到第三SGS 331到333)耦合到源极线(SRC)，且使用相应漏极侧选择栅极(SGD)(例如第一到第三SGD 326到328)耦合到相应数据线(例如第一到第三位线(BL)BL0到BL2 320到322)。尽管在图3的实例中经说明有8个层(例如，使用字线(WL)WL0到WL7 310到317)及三个数据线(BL0到BL2 326到328)，但其它实例可视需要包含具有更多或更少层或数据线的存储器单元串。
在NAND架构半导体存储器阵列(例如实例存储器阵列300)中，所选择的存储器单元302的状态可通过感测与含有所选择的存储器单元的特定数据线相关联的电流或电压变化来存取。存储器阵列300可(例如，由控制电路、一或多个处理器、数字逻辑等)使用一或多个驱动器存取。在实例中，一或多个驱动器可通过取决于需要对特定存储器单元或存储器单元组执行的操作类型驱动特定电势到一或多个数据线(例如位线BL0到BL2)、存取线(例如字线WL0到WL7)或选择栅极来激活所述特定存储器单元或存储器单元组。
为了将数据编程或写入到存储器单元，可将编程电压(Vpgm)(例如一或多个编程脉冲等)施加于所选择的字线(例如WL4)且因此施加于耦合到所选择的字线的每一存储器单元的控制栅极(例如耦合到WL4的存储器单元的第一到第三控制栅极(CG)341到343)。编程脉冲可(例如)以15V或接近15V开始，且在某些实例中可在每一编程脉冲施加期间增大量值。当将程序电压施加于所选择的字线时，可将例如接地电势(例如Vss)的电势施加于旨在用于编程的存储器单元的数据线(例如位线)及衬底(及因此源极与漏极之间的沟道)，从而导致从沟道到目标存储器单元的浮动栅极的电荷转移(例如直接注入或福勒-诺德海姆(FN)穿隧等)。
相比来说，可将通过电压(Vpass)施加于具有不旨在用于编程的存储器单元的一或多个字线，或可将禁止电压(例如Vcc)施加于具有不旨在用于编程的存储器单元的数据线(例如位线)以(例如)禁止电荷从沟道转移到此类非目标存储器单元的浮动栅极。通过电压可(例如)取决于所施加的通过电压与旨在用于编程的字线的接近度而改变。禁止电压可包含相对于接地电势(例如Vss)的供应电压(Vcc)，例如来自外部源或供应器(例如电池、AC到DC转换器等)的电压。
作为实例，如果将编程电压(例如15V或更大)施加于特定字线(例如WL4)，那么可将10V的通过电压施加于一或多个其它字线(例如WL3、WL5等)以禁止编程非目标存储器单元或保持存储于不旨在用于编程的此类存储器单元上的值。随着所施加的编程电压与非目标存储器单元之间的距离增大，抑制编程非目标存储器单元所需的通过电压可减小。例如，当将15V的编程电压施加于WL4时，可将10V的通过电压施加于WL3及WL5，可将8V的通过电压施加于WL2及WL6，可将7V的通过电压施加于WL1及WL7，等等。在其它实例中，通过电压或字线的数目等可更高或更低或更多或更少。
耦合到数据线(例如第一、第二或第三位线(BL0到BL2)320到322)中的一或多者的感测放大器360可通过感测特定数据线上的电压或电流来检测相应数据线中的每一存储器单元的状态。
在施加一或多个编程脉冲(例如Vpgm)之间，可执行验证操作以确定所选择的存储器单元是否已达到其预期编程状态。如果所选择的存储器单元已达到其预期编程状态，那么其可被禁止进一步编程。如果所选择的存储器单元未达到其预期编程状态，那么可施加额外编程脉冲。如果所选择的存储器单元在特定数目(例如最大数目)个编程脉冲之后未达到其预期编程状态，那么所选择的存储器单元或与此所选择的存储器单元相关联的串、块或页可被标记为有缺陷。
为了擦除存储器单元或存储器单元群组(例如，通常以块或子块执行擦除)，可将擦除电压(Vers)(例如，通常为Vpgm)施加于旨在用于擦除的存储器单元的衬底(及因此源极与漏极之间的沟道)(例如，使用一或多个位线、选择栅极等)，同时使目标存储器单元的字线保持例如接地电势(例如Vss)的电势，从而导致从目标存储器单元的浮动栅极到沟道的电荷转移(例如直接注入或福勒-诺德海姆(FN)穿隧等)。
图4说明包含具有多个存储器单元404的存储器阵列402及用于提供与存储器阵列402的通信或对存储器阵列402执行一或多个存储器操作的一或多个电路或组件的存储器装置400的实例框图。存储器装置400可包含行解码器412、列解码器414、感测放大器420、页缓冲器422、选择器424、输入/输出(I/O)电路426及存储器控制单元430。
存储器阵列402的存储器单元404可布置成块，例如第一块402A及第二块402B。每一块可包含子块。例如，第一块402A可包含第一子块402A0及第二子块402An，且第二块402B可包含第一子块402B0及第二子块402Bn。每一子块可包含数个物理页，每一页包含数个存储器单元404。尽管本文中说明为具有两个块，每一块具有两个子块，且每一子块具有数个存储器单元404，但在其它实例中，存储器阵列402可包含更多或更少块、子块、存储器单元等。在其它实例中，存储器单元404可布置成数个行、列、页、子块、块等，且使用(例如)存取线406、第一数据线410或一或多个选择栅极、源极线等存取。
存储器控制单元430可根据在控制线432上接收的一或多个信号或指令(例如，包含指示所要操作(例如写入、读取、擦除等)的一或多个时钟信号或控制信号)或在一或多个地址线416上接收的地址信号(A0到AX)来控制存储器装置400的存储器操作。存储器装置400外部的一或多个装置可控制控制线432上的控制信号或地址线416上的地址信号的值。存储器装置400外部的装置的实例可包含(但不限于)图4中未说明的主机、存储器控制器、处理器或一或多个电路或组件。
存储器装置400可使用存取线406及第一数据线410来传送(例如写入或擦除)数据到存储器单元404中的一或多者或从所述一或多者传送(例如读取)数据。行解码器412及列解码器414可从地址线416接收及解码地址信号(A0到AX)，可确定应存取存储器单元404中的哪些，且可提供信号到存取线406(例如多个字线(WL0到WLm)中的一或多者)或第一数据线410(例如多个位线(BL0到BLn)中的一或多者)中的一或多者，例如上文描述。
存储器装置400可包含经配置以使用第一数据线410确定存储器单元404上的数据的值(例如读取)或确定写入到存储器单元404的数据的值的感测电路系统，例如感测放大器420。举例来说，在存储器单元404的所选择的串中，感测放大器420中的一或多者可响应于读取电流流入存储器阵列402、通过所选择的串而到数据线410来读取所选择的存储器单元404的逻辑电平。
存储器装置400外部的一或多个装置可使用I/O线(DQ0到DQN)408、地址线416(A0到AX)或控制线432与存储器装置400通信。输入/输出(I/O)电路426可使用I/O线408根据(例如)控制线432及地址线416来使数据值传送入存储器装置400中或从存储器装置400传送出，例如传送入页缓冲器422或存储器阵列402中或从页缓冲器422或存储器阵列402传送出。页缓冲器422可在将从存储器装置400外部的一或多个装置接收的数据编程到存储器阵列402的相关部分中之前存储所述数据，或可在将从存储器阵列402读取的数据传输到存储器装置400外部的一或多个装置之前存储所述数据。
列解码器414可接收地址信号(A0到AX)且将其解码成一或多个列选择信号(CSEL1到CSELn)。选择器424(例如选择电路)可接收列选择信号(CSEL1到CSELn)且选择页缓冲器422中表示从存储器单元404读取或编程到存储器单元404中的数据的值的数据。所选择的数据可使用第二数据线418来传送于页缓冲器422与I/O电路426之间。
存储器控制单元430可从外部源或供应器(例如内部或外部电池、AC到DC转换器等)接收正及负供应信号，例如供应电压(Vcc)434及负供应(Vss)436(例如接地电势)。在某些实例中，存储器控制单元430可包含内部提供正或负供应信号的调节器428。
ECC及其它技术已显著提高NAND装置的可靠性。然而，存在其中期望免受数据损失的额外保护的特定情形。举例来说，如图5中展示，在编程页行X 510时具有编程故障的写入操作会损坏所述平面内的许多页。如图5中展示，平面(例如平面1)中的所有页已因页行X510的编程故障而损坏。类似地，且如图6中展示，第一页行X 607的编程期间的异步功率损耗(到NAND装置的功率损耗，无预警)还会损坏不同页行Z 605。
如本文中使用，页行是识别包括平面群组中的每一平面中的同一位置处的页的页群组的逻辑构造。因此，举例来说，平面0到3中的第一页由页行0识别。页是由属于同一字线的存储器单元组成。块是页群组，即，共享同一字线群组的所有NAND串(NAND串是串联连接的NAND单元群组)。在一些NAND配置中，块是最小可擦除单位。页是用于读取及写入的最小可寻址单位。平面是单个NAND裸片上的物理块群组，其经配置用于操作，使得来自多个平面中的每一者的物理块可被并行擦除(即，在给定时间间隔期间，物理块可基本上同时或彼此重叠地被擦除)，但任何个别平面中的仅单个物理块可在任一时间被擦除。每NAND裸片可存在多个平面。如图5到8、10及12到14中展示，平面由单个物理块(选自所述平面的物理块列表)表示，因此，举例来说，在图5中，平面描绘所述所选择的物理块中的页列表，但存在为了清楚而未展示的额外物理块。
在一些实例中，揭示对NAND装置的改进，其通过允许从图5及图6中描述的故障案例恢复的经改进NAND数据放置模式来提供额外数据保护。本发明跨页行及平面加条纹于数据部分以确保影响整个页行或平面的电力故障或编程错误不损坏整个数据项且最多损坏数据项的单个部分。在一些实例中，可计算及存储奇偶校验信息直到编程完成。此奇偶校验信息可用于恢复数据项的一部分的损坏。
举例来说，NAND可从主机装置接收数据项。此数据项可分成数个部分。出于本描述的目的，将利用其中将接收数据项分成四个部分的实例。受益于本发明的所属领域的技术人员应易于明白，接收数据项可分成更少或更多部分。第一部分可经编程于NAND中的第一位置处，第二部分在第二位置处，第三部分在第三位置处，且第四部分在第四位置处。第一位置、第二位置、第三位置及第四位置可经选择使得第一部分、第二部分、第三部分及第四部分存储于相对于彼此的不同页行及不同平面上的存储器单元中。第一、第二、第三及第四部分的不同位置可包含不同平面、页、裸片、块及类似物。在一些实例中，第一、第二、第三及第四部分可经存储于同一裸片上。第一、第二、第三及第四部分可以各种关系耦合到一或多个其它部分。举例来说，在一些实例中，第一及第二部分可依据被存储于相邻页行及相邻平面中来彼此相邻存储(例如，如图7中展示)。如本文中使用，“相邻”意味着按顺序下一页行及/或平面。在一些实例中，第二及第三部分可依据被存储于相邻页行及相邻平面中而彼此相邻存储。在一些实例中，第三及第四部分可依据被存储于相邻页行及相邻平面中而彼此相邻存储。参见例如图1 710、715、720及725(下文更详细论述)。因此，数据的部分经存储使得单个平面或单个字线上的损坏至多损坏数据的单个部分。此使NAND能够使用奇偶校验数据重构被损坏部分。在一些实例中，第一、第二及第三部分中的每一者可分别为相对于彼此的下页、额外页及上页。在这些实例中，第四部分可为第一、第二及第三部分中的一者的副本。
图7及8展示根据本发明的一些实例的数据在具有四个平面及216个页行(为了清楚而未展示页行24到203)的TLC NAND阵列700上的经改进NAND数据放置模式。图8是展示页行204到215的图7的图表的扩展。在一些实例中，TLC NAND阵列700可在具有四个平面的单个裸片上。如图7中展示，NAND的页行由行表示，且NAND的平面由列表示。将被编程的数据项(标示为Pn)分成几个部分：第一Pn、第二Pn、第三Pn及第四Pn，其中n标示不同数据项。举例来说，由主机接收的第一数据项可分成几个部分：第一P1、第二P1、第三P1及第四P1。数据项可为页、字、块或由主机发送的任何其它数据单位。
实例部分可包含对应于数据项的TLC编程页的下页、上页及额外页。在一些实例中，针对页0到3，第一Pn可为下页，第二Pn可为额外页，且第三Pn可为上页，从而对应于TLC存储器的编程顺序。在TLC NAND的情况中，第四Pn可为第一Pn的副本，即，第四Pn可被写入相同于写入于第一Pn中的内容的数据。针对QLC NAND，第四Pn可为第四编程页。如图7中展示，在一个实例经改进NAND数据放置模式中，部分经对角地加条纹使得特定数据项Px的每一部分在相对于其它部分的不同平面及不同页上。在一些实例中，数据项Px的每一部分可经放置于比前一部分大1的页行中及平面上。因此，第一部分可经放置于位置(页行X,平面Y)处，第二部分可经放置于位置(页行X+1,平面Y+1)处，第三部分可经放置于位置(页行X+2,平面Y+2)处，且第四部分可经放置于位置(页行X+3,平面Y+3)处。应了解，“第一”、“第二”、“第三”及“第四”部分仅是数据的不同部分的方便描述符。
当放置部分时，平面可折回到第一平面。举例来说，如图7中展示，P3的第一部分经放置于平面2(页0)中，第二部分可经放置于平面3(页1)中，且第三部分可折回且经放置于平面0(页2)中，且第四部分可经放置于平面1(页3)中。此数据放置方案确保图5及图6中展示的错误条件最多仅会影响数据项Pn的单个部分。如展示，可重复例如第一部分(例如，在725)的部分。
在一些实例中，数据以四个数据项P1到P4的群组跨四个页行(页行0到3)及四个平面行(平面0到3)写入到NAND。应了解，每一页行(表示为图7及8中的行)可存储不同数据项的同一部分(例如，数据项P1、P2、P3、P4的第一部分分别写入于平面0、平面1、平面2及平面3中的页0中)。应了解，每一平面可存储不同数据项的不同部分，即，每一平面存储第一部分、第二部分、第三部分及第四部分，但每一部分属于不同Px。针对每一连续下一页行，写入数据项的不同部分且使数据项右移一1位(具有一在折回式处理情况下)以防止同一数据项的第二部分被写入到同一平面，因此，页行1可存储数据项P1、P2、P3及P4的第二部分，但被写入到比上一页+1的平面，因此，分别被写入到平面1、平面2、平面3及平面0。
在一些实例中，第一群组的四个数据项的第一部分(例如第一P1、第一P2、第一P3、第一P4)可对应于SLC NAND的下页，第二部分(第二P1、第二P2、第二P3、第二P4)可对应于额外页，第三部分(第三P1、第三P2、第三P3、第三P4)可对应于上页，且第四部分(第四P1、第四P2、第四P3、第四P4)可对应(在TLC NAND中)于第一部分(下页)的副本。
在一些实例中，针对所有群组的数据项，图中展示的页与部分之间的映射可相同。一群组在图7中由虚线框表示且在图7中包括一群组的四个数据项。举例来说，针对群组2(页行4到7)，第一部分可为下页，第二部分可为上页，第三部分可为额外页，且第四部分可为下页的副本。应了解，可利用更大或更小群组大小。因此，一群组可包括8个数据项P1到P8且可横跨8个平面及8个页。
在其它实例中，不是所有群组的第一部分存储下页、第二部分存储额外页、第三部分存储上页及第四部分存储第一部分的副本，而是每一群组所存储的部分可移位。举例来说，针对群组2(页行4到7)，部分与页之间的映射可改变，使得第一部分可存储额外页，第二部分可存储上页，第三部分可存储下页，且第四部分可为第一部分(额外页)的副本。针对群组3(页8到11)，部分与页之间的映射可再次移位，因此，第一部分可为上页，第二部分可为下页，第三部分可为额外页，且第四部分可相同于第一部分(上页)。针对群组4(页12到15)，指派给各个部分的编程页可再次移位以相同于页0到3中的编程页，等等。因此，循环是：
Figure BDA0002752543520000141
Figure BDA0002752543520000151
除了对角部分放置方案之外，可从数据项部分计算奇偶校验页。举例来说，奇偶校验页可为第一部分、第二部分、第三部分及第四部分中的数据的XOR。举例来说：
Figure BDA0002752543520000152
其中
Figure BDA0002752543520000153
是XOR运算子。
可计算奇偶校验值且将其暂时存储于易失性存储器(例如RAM)中，且接着将其周期性地存储于与用户数据分离的NAND块中的非易失性存储中。页数据的部分的对角放置确保在编程的缺陷或异步功率损失擦去整个页或整个平面时剩余数据可恢复，因为数据项最多仅一个部分将被损失，且由于XOR奇偶校验数据，因此其是可恢复的。
图9说明根据本发明的一些实例的控制器的易失性存储器或NAND的其它组件中的奇偶校验页的逻辑放置。图9中展示的奇偶校验页是针对图7及8中的Pn数据项计算的奇偶校验页。当将数据项编程到图7中的NAND时，可计算奇偶校验且将其存储于易失性存储器(例如随机存取存储器)中。在第一时间T0，可将数据项P1到P12的部分写入到裸片700的页行0到11及平面0到3。同时，可计算这些数据项的奇偶校验值902到924且将其存储于例如RAM的易失性存储装置中，如图9中展示。
在时间T1，将数据项P13到P24的部分写入到页行12到23且计算对应奇偶校验位、将其存储于RAM中，如图9中展示。在一些实例中，奇偶校验值902到924由奇偶校验值926到948盖写。在一些实例中，奇偶校验值902到924可在其被盖写之前写入到NAND，举例来说，写入到可靠SLC块。类似地，在时间T2，可计算页25到36的奇偶校验值且在这些页被写入时存储奇偶校验值。
图10展示用于将奇偶校验页存储于非易失性NAND中的奇偶校验页存储1000的示意图。在图10的实例中，奇偶校验页存储1000可经配置为SLC块以提高可靠性。图10中展示的奇偶校验页存储1000可在与存储根据其产生奇偶校验页的用户数据的位置(例如来自图7的TLC NAND阵列700)分离的位置中。在其它实例中，奇偶校验页可经存储于与根据其产生奇偶校验页的用户数据相同的裸片上。在时间T0存储奇偶校验页1到12。经清除页行计数(FPC)指示经编程用户数据的页行的数目(例如，在裸片700上)。在时间T1存储奇偶校验页13到24，以此类推，直到在时间T17存储奇偶校验页205到216。
存储于RAM或SLC 1000中的奇偶校验数据可用于恢复用户数据页。转回到图7，如果平面1被损坏(如图5中展示)，那么Pn数据项的仅单个部分会由于平面1上的故障而受损。系统可利用奇偶校验数据恢复这些部分。用户数据的个别部分可通过对剩余页及奇偶校验页应用XOR运算来恢复。举例来说，如果平面1被损坏，那么P1数据项的第二部分715会受损。此部分可通过对P1的第一部分710、P1的第三部分720、P1的第四部分及P1的奇偶校验902进行XOR运算来恢复。类似地，如果一页行如图6中展示那样被损坏，那么用户数据页的仅单个部分会被损失。举例来说，如果图7的页行0到3中的仅一者被损坏，那么特定用户页的仅单个部分会被损失。举例来说，如果页行1上的页被损坏，那么P1的第二部分715受损，但第一、第二及第四部分不会被损坏且因此可使用奇偶校验值重构第三部分。举例来说，通过：
Figure BDA0002752543520000161
因此，跨同一页行上的平面的水平损坏及影响平面的所有页行的垂直损坏两者可由于用户数据的部分的位置旋转而恢复。
图11展示根据本发明的一些实例的应用经改进NAND数据放置模式来将数据存储于NAND装置的NAND裸片上的方法1100的流程图。主机装置可发送写入到NAND的数据项。此数据项可经编程到NAND的以下数个部分中：第一部分、第二部分、第三部分及第四部分。实例部分可对应于TLC NAND的上页、下页及额外页。在其它实例中，数据项可分成仅两个部分(对应于MLC NAND的下页及上页)或四个部分(对应于QLC NAND的下页、上页、中间页及额外页)。在其它实例中，部分可不对应于NAND的编程阶段，但可以其它方式划分(例如最高有效位、最低有效位及类似物)。在一些实例中，对应于部分的NAND的编程页可基于数据项分组来移位。因此，在数据项的第一分组中，将下页写入于群组的第一页行上，及在数据项的后一分组上，可将额外页写入于群组的第一页行上，等等。
在操作1102，控制器可将接收到的数据的第一部分编程到NAND阵列中的第一页行及第一平面处。在操作1104，控制器可将接收到的数据的第二部分编程到NAND阵列中的第二页行及第二平面处。在操作1106，控制器可将接收到的数据的第三部分编程到NAND阵列中的第三页行及第三平面处。在操作1107，控制器可将接收到的数据的第四部分编程到NAND阵列中的第四页行及第四平面处。在一些实例中，第四部分可为第一、第二、第三或第四部分中的一者的副本。举例来说，第四部分可为针对群组首先写入的部分(例如第一部分)的副本。第一页行、第二页行、第三页行、第四页行、第一平面、第二平面、第三平面及第四平面可经选择使得特定数据项的第一部分、第二部分、第三部分及第四部分编程到相对于彼此的不同页行及不同平面上的存储器单元中。在一些实例中，所有位置都在同一裸片上。在操作1108，NAND存储器装置可使用第一、第二及第三部分计算数据项的奇偶校验值。此奇偶校验值可经存储于易失性或非易失性存储器中。
虽然上述数据放置模式通过策略性放置数据及使用奇偶校验值来最小化数据损失，但一旦奇偶校验对应的数据的NAND块编程完成，便可丢弃奇偶校验值。虽然此节省存储奇偶校验数据的开销，但此奇偶校验数据可与相同数据放置模式一起用于从其中NAND无法用传统ECC恢复数据的不可校正错误校正码(UECC)情况恢复。举例来说，如图12中展示，平面1,页行Z到Z+5可能存在不可恢复ECC错误。
通过以上述经改进NAND数据放置模式存储数据，可用奇偶校验值恢复数据的损失单个部分。从用于存储奇偶校验值的额外开销来看，此成本可能较高。在一些实例中，揭示用于利用上文揭示的经改进数据放置模式的NAND装置的集群奇偶校验存储的方法、系统、存储器装置及机器可读媒体。不是存储每一奇偶校验值，而是可使用XOR运算来组合来自多个数据项的奇偶校验值且使其以压缩形式存储以减少用于保存奇偶校验值的预留空间。经压缩奇偶校验值可为多个奇偶校验值的合并，例如，两个或两个以上奇偶校验值的XOR组合。
举例来说，图13展示存储布置成多个集群的多个奇偶校验值的SLC NAND块1300。在图13中，其经布置成每一集群的四个平面的54个页行的16个集群。因此，每一集群含有216个奇偶校验值。每一奇偶校验值对应于一数据项(例如，来自图10)。第一经压缩奇偶校验值可通过对来自每一不同集群的同一位置中的奇偶校验值进行XOR运算来创建。举例来说，经压缩奇偶校验值可从奇偶校验值1、奇偶校验值217等等一直到奇偶校验值3241的XOR创建。此在图13中由深色线表示。第二经压缩奇偶校验值可通过对每一集群中的第二奇偶校验值(举例来说，奇偶校验2、奇偶校验218等等一直到奇偶校验值3242)进行XOR运算来创建。为了简洁及清楚而未展示包含于XOR计算中的集群2到14。
更一般来说，可创建一组经压缩奇偶校验值。可通过使用以下标记法使用集群中的相对位置来参考每一集群中的每一奇偶校验值：(集群,页,平面)。举例来说，图13中的奇偶校验值1可为(0,0,0)，其指示此奇偶校验值在集群0、页0及平面0中。页值可相对于集群，即，奇偶校验3241可通过(15,0,0)寻址，因为其集群15的第一页及第一平面中，即使其总体上在页行810中。可通过对所有集群的相同相对位置的奇偶校验值进行XOR运算来计算经压缩奇偶校验值。举例来说：
Figure BDA0002752543520000181
如图13中展示，X的值在范围0到53内，且Y的值在0到3的范围内。
如图14中展示，这些经压缩奇偶校验值可存储于NAND中且可标示为PARITYXa。在一些实例中，经压缩奇偶校验值及/或未压缩奇偶校验值可在关闭原始块之前存储于原始NAND块中。接着，可删除未压缩值且释放空间用于其它值(例如经压缩奇偶校验值)。用于计算用于计算经压缩奇偶校验值的奇偶校验值的数据项Pn的群组可称为经压缩奇偶校验数据项群组Gn。举例来说，如果图13展示对应于来自图7的数据项Pn的奇偶校验值，那么用于产生第一经压缩奇偶校验值的构成奇偶校验值(例如奇偶校验1、奇偶校验217等等一直到奇偶校验3241)的数据项的所有部分可为经压缩奇偶校验数据项群组G1的部分。针对奇偶校验值1，数据项的部分可包含来自图7的第一P1、第二P1、第三P1及第四P1。
如果发生不可校正ECC错误(例如图12中展示)，那么NAND装置可利用经压缩奇偶校验值重建损失的数据项的部分。通过对经压缩奇偶校验值及群组Gn中的数据项部分(当然排除受损部分)的值进行XOR运算，可恢复数据项的受损部分。举例来说，在来自(图7)的数据项P1的第一部分是不可恢复的情况中，系统可对经压缩奇偶校验值PARITYX1及除了数据项P1的第一部分之外的群组G1中的数据部分(包含数据项P1的第二、第三及第四部分)进行XOR运算以恢复数据项P1。
图15说明根据本发明的一些实例的使奇偶校验值集群的方法的流程图。在操作1502，可根据所揭示的经改进NAND数据放置模式来存储传入数据。举例来说，将接收到的数据项存储于NAND阵列的存储器单元中，使得数据项的第一部分、第二部分、第三部分及第四部分存储于阵列中相对于彼此的不同页行及不同平面上的存储器单元中，如图7中说明。在操作1504，可计算接收到的数据项的奇偶校验值且将其存储于易失性或非易失性存储装置中。如所提及，奇偶校验值可为数据项的部分的XOR。在操作1506，NAND装置可将在操作1504计算的奇偶校验值指派给奇偶校验集群的位置(举例来说，奇偶校验集群的第一位置)中。在操作1508，可使用集群中的每一者的同一位置来计算经压缩奇偶校验值，举例来说，通过将XOR运算子应用于每一奇偶校验值集群中的同一位置中的奇偶校验值。
此经压缩奇偶校验值可用于如先前描述那样恢复数据部分。举例来说，可通过对经压缩奇偶校验数据项群组中的数据部分(除了受损的数据部分之外)及经压缩奇偶校验进行XOR运算来恢复受损的数据部分。
举例来说，如果具有属于每一奇偶校验值集群中的第一奇偶校验值(例如第一页行及第一平面)的以下数据项Pn：
P<sub>n</sub> 第一部分 第二部分 第三部分 第四部分 Parity<sub>n</sub>
1 010 111 000 010 111
54 101 001 110 101 111
810 000 110 010 000 100
接着，表中的Pn数据项的群组(G1)的经压缩奇偶校验是111、111及100的XOR，其是100。为了恢复损失数据部分，例如P54的第二部分，系统计算010、111、000、010、101、110、101、000、110、010、000及100的XOR(其是经压缩奇偶校验)。此结果是：001，其是校正值。应注意，实例表及上述实例通过仅具有三个P值(1、54及810)及留下将在群组G1中的P108的值来简化，如图13中展示。
图16说明根据本发明的一些实例的存储器控制器1615的示意图。存储器控制器1615是存储器控制器115的实例，存储器管理器1625是存储器管理器125的实例，管理表1630可为管理表130的实例。控制器1635及ECC 1640可为图1的控制器135及ECC 140的实例。控制器1635包含可确定存储数据项的部分的位置的模式控制器1642。在一些实例中，定位是根据本文中揭示的NAND数据放置模式。举例来说，将接收到的数据项的第一部分放置到阵列中NAND的多个页行中的第一页行及多个平面中的第一平面处；将接收到的数据项的第二部分编程到阵列中多个页行中的第二页行及多个平面中的第二平面处；将接收到的数据项的第三部分编程到阵列中多个页行中的第三页行及多个平面中的第三平面处；使用第一部分、第二部分及第三部分计算数据项的奇偶校验值；且其中第一页行、第二页行、第三页行、第一平面、第二平面及第三平面经选择使得第一部分、第二部分及第三部分存储于相对于彼此的不同页行及不同平面上的存储器单元中。举例来说，模式控制器1642可将数据定位于NAND中，如图7及8中展示。
在一些实例中，模式控制器1642还可计算一或多个奇偶校验值。在一些实例中，奇偶校验值可由硬件XOR处理器计算。
模式控制器1642可将奇偶校验值分配及指派给易失性存储器位置(如图9中展示)、非易失性存储器位置(如图10中展示)及类似物。模式控制器1642可将奇偶校验值指派给集群及利用来自每一集群的奇偶校验值创建经压缩奇偶校验值，且可存储所述经压缩奇偶校验值。从每一集群利用的奇偶校验值可基于公式或其它模式来选择。举例来说，可向每一集群中的相对位置指派每一奇偶校验值(例如集群中的第一奇偶校验值、第二奇偶校验值等)，且每一集群中的同一位置可用于创建经压缩奇偶校验值。模式控制器1642可将经压缩奇偶校验值存储于易失性或非易失性存储器中(例如，如图14中展示)。模式控制器1642可实施图11及图15的方法。
图17说明本文中论述的技术(例如方法)中的任一者或多者可在其上执行的实例机器1700的框图。在替代性实施例中，机器1700可作为独立装置操作或可连接(例如，联网)到其它机器。在联网部署中，机器1700可充当服务器-客户端网络环境中的服务器机器、客户端机器或两者。在实例中，机器1700可充当对等(P2P)(或其它分布式)网络环境中的对等机器。机器1700可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络设备、IoT装置、汽车系统或能够(循序或以其它方式)执行指定由所述机器采取的动作的指令的任何机器。此外，虽然仅说明单个机器，但术语“机器”还应被视为包含个别或联合执行一(或多个)指令集以执行本文中论述的方法中的任一或多者(例如云计算、软件即服务(SaaS)、其它计算机集群配置)的机器的任何集合。
如本文中描述，实例可包含逻辑、组件、装置、封装或机构，或可由逻辑、组件、装置、封装或机构操作。电路系统是在包含硬件(例如简单电路、门、逻辑等)的有形实体中实施的电路集合(例如电路组)。电路系统成员资格可随时间及基本硬件可变性而灵活变化。电路系统包含可在操作时单独或组合地执行特定任务的成员。在实例中，电路系统的硬件可经不可变设计以实施特定操作(例如硬接线)。在实例中，电路系统的硬件可包含可变连接的物理组件(例如执行单元、晶体管、简单电路等)，其包含经物理修改(例如，不变质量粒子等的磁性、电性、可移动放置)以编码特定操作的指令的计算机可读媒体。在连接物理组件时，硬件构成的基本电性质(例如)从绝缘体改变到导体，或反之亦然。指令使参与硬件(例如执行单元或负载机构)能够经由可变连接创建硬件中的电路系统的成员以在操作中实施特定任务的部分。因此，当装置在操作时，计算机可读媒体通信地耦合到电路系统的其它组件。在实例中，物理组件中的任何者可用于一个以上电路系统的一个以上成员中。举例来说，在操作下，执行单元可在一时间点用于第一电路系统的第一电路中且在一不同时间由第一电路系统中的第二电路或第二电路系统中的第三电路重用。
机器(例如计算机系统)1700(例如主机装置105、存储器装置110等)可包含硬件处理器1702(例如中央处理单元(CPU)、图形处理单元(GPU)、硬件处理器核心或其任何组合，例如存储器控制器115等)、主存储器1704及静态存储器1706，其中一些或全部可经由互连(例如总线)1708彼此通信。机器1700可进一步包含显示器单元1710、字母数字输入装置1712(例如键盘)及用户接口(UI)导航装置1714(例如鼠标)。在实例中，显示器单元1710、输入装置1712及UI导航装置1714可为触摸屏显示器。另外，机器1700可包含存储装置(例如驱动单元)1716、信号产生装置1718(例如扬声器)、网络接口装置1720及一或多个传感器1716，例如全球定位系统(GPS)传感器、指南针、加速度计或其它传感器。机器1700可包含输出控制器1728，例如用于通信或控制一或多个外围装置(例如打印机、读卡器等)的串行(例如通用串行总线(USB))、并行或其它有线或无线(例如红外(IR)、近场通信(NFC)等)连接。
存储装置1716可包含其上存储体现本文中描述的技术或功能中的任一或多者或由本文中描述的技术或功能中的任一或多者利用的一或多组数据结构或指令1724(例如软件)的机器可读媒体1722。指令1724还可在其由机器1700执行期间完全或至少部分驻留于主存储器1704内、静态存储器1706内或硬件处理器1702内。在实例中，硬件处理器1702、主存储器1704、静态存储器1706或存储装置1716中的一者或任何组合可构成机器可读媒体1722。
虽然机器可读媒体1722经说明为单个媒体，但术语“机器可读媒体”可包含经配置以存储一或多个指令1724的单个媒体或多个媒体(例如集中式或分布式数据库或相关联高速缓存及服务器)。
术语“机器可读媒体”可包含能够存储、编码或载送由机器1700执行的指令且引起机器1700执行本发明的技术中的任一或多者或能够存储、编码或载送由此类指令使用或与此类指令相关联的数据结构的任何媒体。非限制性机器可读媒体实例可包含固态存储器及光学及磁性媒体。在实例中，集结型(massed)机器可读媒体包括具有含不变(例如静止)质量的多个粒子的机器可读媒体。因此，集结型机器可读媒体不是暂时性传播信号。集结型机器可读媒体的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))及快闪存储器装置；磁盘，例如内部硬盘及可抽换式磁盘；磁光盘；及CD-ROM及DVD-ROM磁盘。
指令1724(例如软件、程序、操作系统(OS)等)或其它数据经存储于存储装置1721上，可由存储器1704存取以供处理器1702使用。存储器1704(例如DRAM)通常较快但易失，且因此是不同于存储装置1721(例如SSD)的存储类型，存储装置1721适于长期存储(包含在“切断”条件下)。由用户或机器1700使用的指令1724或数据通常加载于存储器1704中以供处理器1702使用。当存储器1704满载时，可分配来自存储装置1721的虚拟空间来补充存储器1704；然而，因为存储1721装置通常慢于存储器1704且写入速度通常比读取速度慢至少2倍，所以使用虚拟存储器会因存储装置延时而大幅降低用户体验(相比于存储器1704，例如DRAM)。此外，将存储装置1721用于虚拟存储器可大幅缩减存储装置1721的可用使用期限。
相比于虚拟存储器，虚拟存储器压缩(例如
Figure BDA0002752543520000221
内核特征“ZRAM”)使用存储器的部分作为经压缩块存储装置以避免分页到存储装置1721。分页发生在经压缩块中直到需要将此数据写入到存储装置1721。虚拟存储器压缩增大存储器1704的可用大小，同时减少对存储装置1721的损耗。
经优化用于移动电子装置或移动存储装置的存储装置通常包含MMC固态存储装置(例如微型安全数字(microSDTM)卡等)。MMC装置包含与主机装置的数个并行接口(例如8位并行接口)，且通常为可从主机装置卸除及分离的组件。相比来说，eMMCTM装置经附接到电路板且被视为主机装置的组件，所述组件具有匹敌基于串行ATATM(串行AT(高级技术)附件或SATA)的SSD装置的读取速度。然而，对移动装置性能的要求不断提高，例如完全启用虚拟或增强现实装置、利用提高网络速度等。响应于此要求，存储装置已从并列通信接口转换到串行通信接口。通用快闪存储(UFS)装置(包含控制器及固件)使用具有专用读取/写入路径的低电压差分信号(LVDS)串行接口与主机装置通信，从而进一步提高读取/写入速度。
指令1724可进一步通过通信网络1726使用传输媒体经由利用数个传送协议中的任一者(例如帧中继、因特网协议(IP)、传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等)的网络接口装置1720来发射或接收。实例通信网络可包含局域网(LAN)、广域网(WAN)、分组数据网(例如因特网)、移动电话网(例如蜂窝网)、简易老式电话(POTS)网及无线数据网(例如电气及电子工程师协会(IEEE)802.11系列标准(称为
Figure BDA0002752543520000222
IEEE 802.16系列标准(称为
Figure BDA0002752543520000223
IEEE 802.15.4系列标准、对等(P2P)网络等)。在实例中，网络接口装置1720可包含一或多个物理插孔(例如以太网、同轴或电话插孔)或一或多个天线以连接到通信网络1726。在实例中，网络接口装置1720可包含多个天线以使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一者来无线通信。术语“传输媒体”应被视为包含能够存储、编码或载送由机器1700执行的指令的任何无形媒体，且包含促进此软件通信的数字或模拟通信信号或其它无形媒体。
以上详细描述包含对构成详细描述的一部分的附图的参考。图式通过说明的方式展示其中可实践本发明的特定实施例。这些实施例在本文中还称为“实例”。此类实例可包含除展示或描述元件之外的元件。然而，本发明者还考虑其中仅提供展示或描述元件的实例。此外，本发明者还考虑使用关于特定实例(或其一或多个方面)或关于本文中展示或描述的其它实例(或其一或多个方面)展示或描述的元件的任何组合或排列的实例(或其一或多个方面)。
在本发明中，如专利档案中常见，术语“一(a/an)”用于包含一个或一个以上，其独立于“至少一个”或“一或多个”的任何其它例子或使用。在本发明中，术语“或”用于指代“非排他或”，使得“A或B”可包含“A但非B”、“B但非A”及“A及B”，除非另有指示。在所附权利要求书中，术语“包含”及“其中(in which)”用作相应术语“包括”及“其中(wherein)”的普通英语等效形式。而且，在所附权利要求书中，术语“包含”及“包括”是开放式的，即，包含除了权利要求中此术语之后所列的元件之外的元件的系统、装置、物品或过程仍被认为落于所述权利要求的范围内。此外，在所附权利要求书中，术语“第一”、“第二”及“第三”等仅用作标记，且不希望对其对象强加数字要求。
在各个实例中，本文中描述的组件、控制器、处理器、单元、引擎或表可尤其包含存储于物理装置上的物理电路系统或固件。如本文中使用，“处理器”意味着任何类型的计算电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任何其它类型的处理器或处理电路(包含处理器群组或多核心装置)。
本发明中使用的术语“水平”经定义为平行于衬底的常规平面或表面的平面(例如晶片或裸片下面的平面)，其与衬底在任何时间点的实际定向无关。术语“垂直”指代垂直于上文所定义的水平的方向。介词(例如“在…上”、“在…上方”及“在…下方”)是相对于衬底的顶部或暴露表面上的常规平面或表面定义，其与衬底的定向无关；而“在…上”希望表明一个结构相对于所述结构位于其“上”的另一结构的直接接触(在没有明确相反指示的情况下)；术语“在…上方”及“在…下方”明确地希望识别结构(或层、特征等)的相对放置，其明确地包含(但不限于)经识别结构之间的直接接触，除非本身经明确识别。类似地，术语“在…上方”及“在…下方”不限于水平定向，因为如果结构在某个时间点是所论述的构造的最外部分，那么其可在参考结构“上方”，即使此结构相对于参考结构垂直延伸，而非在水平定向上延伸。
术语“晶片”及“衬底”在本文中通常用于指代其上形成集成电路的任何结构，且也指代集成电路制造的各个阶段期间的此类结构。因此，以下详细描述不应被视为意在限制，且各个实施例的范围仅由所附权利要求书及此权利要求书所授权的等效物的全范围定义。
根据本发明及本文中描述的各个实施例包含利用存储器单元的垂直结构(例如存储器单元的NAND串)的存储器。如本文中使用，方向性形容词将被视为相对于其上形成存储器单元的衬底的表面(即，垂直结构将被视为远离衬底表面延伸，垂直结构的底端将被视为最靠近衬底表面的端部，且垂直结构的顶端将被视为最远离衬底表面的端部)。
如本文中使用，方向性形容词(例如水平、垂直、法向、平行等)可指代相对定向，且不希望要求严格遵守特定几何性质，除非另有说明。例如，如本文中使用，垂直结构无需严格垂直于衬底的表面，而是可大体上垂直于衬底的表面，且可与衬底的表面形成锐角(例如，在60度到120度之间等)。
在本文中描述的一些实施例中，不同掺杂配置可应用于源极侧选择栅极(SGS)、控制栅极(CG)及漏极侧选择栅极(SGD)，其中每一者在此实例中可由多晶硅形成或至少包含多晶硅，结果使得这些层(例如多晶硅等)可在暴露于蚀刻溶液时具有不同蚀刻率。例如，在3D半导体装置中形成单体柱的过程中，SGS及CG可形成凹部，而SGD可保持较少凹入或甚至不凹入。因此，这些掺杂配置能够通过使用蚀刻溶液(例如氢氧化四甲铵(TMCH))来选择性蚀刻3D半导体装置中的相异层(例如SGS、CG及SGD)。
如本文中使用，操作存储器单元包含从存储器单元读取、写入到存储器单元或擦除存储器单元。使存储器单元处于预期状态中的操作在本文中被称为“编程”，且可包含写入到存储器单元或从存储器单元擦除两者(例如，存储器单元可经编程到经擦除状态)。
根据本发明的一或多个实施例，定位于存储器装置内部或外部的存储器控制器(例如处理器、控制器、固件等)能够确定(例如选择、设置、调整、计算、改变、清除、通信、调适、导出、定义、利用、修改、应用等)损耗循环的数量或损耗状态(例如记录损耗循环、计数存储器装置的操作(在其发生时)、追踪其起始的存储器装置的操作、评估对应于损耗状态的存储器装置特性等)。
根据本发明的一或多个实施例，存储器存取装置可经配置以用每一存储器操作将损耗循环信息提供到存储器装置。存储器装置控制电路系统(例如控制逻辑)可经编程以补偿对应于损耗循环信息的存储器装置性能变化。存储器装置可接收损耗循环信息且响应于损耗循环信息而确定一或多个操作参数(例如值、特性)。
应理解，当元件被称为“在另一元件上”、“连接到另一元件”或“与另一元件耦合”时，其可直接在所述另一元件上、直接连接到所述另一元件或直接与所述另一元件耦合或可存在中介元件。相比来说，当元件被称为“直接在另一元件上”、“直接连接到另一元件”或“直接与另一元件耦合”时，不存在中介元件或层。如果两个元件在图式中展示为用线连接它们，那么所述两个元件可耦合或直接耦合，除非另有指示。
本文中描述的方法实例可至少部分经机器或计算机实施。一些实例可包含用可操作以配置电子装置执行上文实例中描述的方法的指令编码的计算机可读媒体或机器可读媒体。此类方法的实施方案可包含代码，例如微代码、汇编语言代码、高级语言代码或类似物。此代码可包含用于执行各种方法的计算机可读指令。代码可形成计算机程序产品的部分。此外，代码可有形地存储于一或多个易失性或非易失性有形计算机可读媒体上，例如在执行期间或在其它时间。这些有形计算机可读媒体的实例可包含(但不限于)硬盘、可抽换式磁盘、可抽换式光学磁盘(例如光盘及数字视频磁盘)、卡式磁带、存储器卡或棒、随机存取存储器(RAM)、只读存储器(ROM)、固态驱动(SSD)、通用快闪存储(UFS)装置、嵌入式MMC(eMMC)装置及类似物。
以上描述旨在说明而非限制。例如，上述实例(或其一或多个方面)可彼此组合使用。例如，所属领域的一般技术人员可在检视以上描述之后使用其它实施例。提交时应理解，其不会用于解译或限制权利要求书的范围或含义。而且，在以上具体实施方式中，各种特征可分组在一起以简化本发明。此不应被解译为希望未主张的揭示特征对任何权利要求来说是必不可少的。更确切来说，本发明标的物可不具有特定揭示实施例的所有特征。因此，所附权利要求书特此并入具体实施方式中，其中每一权利要求自身作为单独实施例，且考虑此类实施例可以各种组合或排列彼此组合。应参考所附权利要求书及此权利要求书所授权的等效物的全范围来确定实施例的范围。
其它注释及实例
实例1是一种NAND存储器装置，其包括：NAND存储器单元阵列，其经组织成多个平面且可通过多个页行寻址；及控制器，其经配置以执行包括以下各者的操作：将接收到的数据项的第一部分编程到所述阵列中所述多个页行中的第一页行及所述多个平面中的第一平面处；将所述接收到的数据项的第二部分编程到所述阵列中所述多个页行中的第二页行及所述多个平面中的第二平面处；将所述接收到的数据项的第三部分编程到所述阵列中所述多个页行中的第三页行及所述多个平面中的第三平面处。
在实例2中，根据实例1所述的标的物，其中所述操作包括通过将XOR运算子应用于所述第一部分、第二部分及第三部分来存储奇偶校验值。
在实例3中，根据实例2所述的标的物，其中所述操作进一步包括将所述奇偶校验值存储于所述NAND存储器单元阵列中。
在实例4中，根据实例3所述的标的物，其中将所述奇偶校验值存储于经配置为单电平单元(SLC)存储器单元的所述NAND存储器单元阵列的位置中。
在实例5中，根据实例3到4中任一实例所述的标的物，其中将所述第一部分、第二部分及第三部分编程到经配置为三电平单元(TLC)存储器单元的所述NAND存储器单元阵列的位置中。
在实例6中，根据实例2到5中任一实例所述的标的物，其中所述操作包括：确定所述第一部分、第二部分或第三部分中的一者被破坏；及通过利用所述奇偶校验值来恢复所述第一部分、第二部分或第三部分中的所述一者。
在实例7中，根据实例2到6中任一实例所述的标的物，其包含与所述控制器通信的易失性存储器；且其中所述操作进一步包括：首先将所述奇偶校验值存储于所述易失性存储器中；及将所述奇偶校验值移动到所述NAND存储器单元阵列。
在实例8中，根据实例1到7中任一实例所述的标的物，其中所述操作进一步包括：将所述接收到的数据项的第四部分编程到所述阵列中所述多个页行中的第四页行及所述多个平面中的第四平面处。
在实例9中，根据实例1到8中任一实例所述的标的物，其中所述第一部分、所述第二部分及所述第三部分包括所述接收到的数据内的个别位。
在实例10中，根据实例1到9中任一实例所述的标的物，其中所述第三页行及第三平面大于所述第二页行及第二平面，且所述第二页行及第二平面大于所述第一页行及第一平面。
实例11是一种将数据存储于NAND装置上的方法，所述NAND装置包含组织成多个平面且可通过多个页行寻址的NAND存储器单元阵列，所述方法包括：将接收到的数据项的第一部分编程到所述阵列中所述多个页行中的第一页行及所述多个平面中的第一平面处；将所述接收到的数据项的第二部分编程到所述阵列中所述多个页行中的第二页行及所述多个平面中的第二平面处；将所述接收到的数据项的第三部分编程到所述阵列中所述多个页行中的第三页行及所述多个平面中的第三平面处。
在实例12中，根据实例11所述的标的物，其包含通过将XOR运算子应用于所述第一部分、第二部分及第三部分来存储奇偶校验值。
在实例13中，根据实例12所述的标的物，其包含将所述奇偶校验值存储于所述NAND存储器单元阵列中。
在实例14中，根据实例13所述的标的物，其中将所述奇偶校验值存储于经配置为单电平单元(SLC)存储器单元的所述NAND存储器单元阵列的位置中。
在实例15中，根据实例13到14中任一实例所述的标的物，其中将所述第一部分、第二部分及第三部分编程到经配置为三电平单元(TLC)存储器单元的所述NAND存储器单元阵列的位置中。
在实例16中，根据实例12到15中任一实例所述的标的物，其包含：确定所述第一部分、第二部分或第三部分中的一者被破坏；及通过利用所述奇偶校验值来恢复所述第一部分、第二部分或第三部分中的所述一者。
在实例17中，根据实例12到16中任一实例所述的标的物，其包含：首先将所述奇偶校验值存储于易失性存储器中；及将所述奇偶校验值移动到所述NAND存储器单元阵列。
在实例18中，根据实例11到17中任一实例所述的标的物，其包含将所述接收到的数据项的第四部分编程到所述阵列中所述多个页行中的第四页行及所述多个平面中的第四平面处。
在实例19中，根据实例11到18中任一实例所述的标的物，其中所述第一部分、所述第二部分及所述第三部分包括所述接收到的数据内的个别位。
在实例20中，根据实例11到19中任一实例所述的标的物，其中所述第三页行及第三平面大于所述第二页行及第二平面，且所述第二页行及第二平面大于所述第一页行及第一平面。
实例21是一种机器可读媒体，其包括在由机器执行时引起所述机器执行包括以下各者的操作的指令：将接收到的数据项的第一部分编程到NAND阵列中所述NAND阵列的多个页行中的第一页行及多个平面中的第一平面处；将所述接收到的数据项的第二部分编程到所述阵列中所述多个页行中的第二页行及所述多个平面中的第二平面处；将所述接收到的数据项的第三部分编程到所述阵列中所述多个页行中的第三页行及所述多个平面中的第三平面处。
在实例22中，根据实例21所述的标的物，其中所述操作包括通过将XOR运算子应用于所述第一部分、第二部分及第三部分来存储奇偶校验值。
在实例23中，根据实例22所述的标的物，其中所述操作进一步包括将所述奇偶校验值存储于所述NAND存储器单元阵列中。
在实例24中，根据实例23所述的标的物，其中将所述奇偶校验值存储于经配置为单电平单元(SLC)存储器单元的所述NAND存储器单元阵列的位置中。
在实例25中，根据实例23到24中任一实例所述的标的物，其中将所述第一部分、第二部分及第三部分编程到经配置为三电平单元(TLC)存储器单元的所述NAND存储器单元阵列的位置中。
在实例26中，根据实例22到25中任一实例所述的标的物，其中所述操作包括：确定所述第一部分、第二部分或第三部分中的一者被破坏；及通过利用所述奇偶校验值来恢复所述第一部分、第二部分或第三部分中的所述一者。
在实例27中，根据实例22到26中任一实例所述的标的物，其包含与所述控制器通信的易失性存储器；且其中所述操作进一步包括：首先将所述奇偶校验值存储于所述易失性存储器中；及将所述奇偶校验值移动到所述NAND存储器单元阵列。
在实例28中，根据实例21到27中任一实例所述的标的物，其中所述操作进一步包括：将所述接收到的数据项的第四部分编程到所述阵列中所述多个页行中的第四页行及所述多个平面中的第四平面处。
在实例29中，根据实例21到28中任一实例所述的标的物，其中所述第一部分、所述第二部分及所述第三部分包括所述接收到的数据内的个别位。
在实例30中，根据实例21到29中任一实例所述的标的物，其中所述第三页行及第三平面大于所述第二页行及第二平面，且所述第二页行及第二平面大于所述第一页行及第一平面。
实例31是一种NAND存储器装置，其包括：NAND存储器单元阵列，其经组织成多个平面且可通过多个页行寻址；及控制器，其经配置以执行操作，所述控制器包括用于将接收到的数据项的第一部分编程到所述阵列中所述多个页行中的第一页行及所述多个平面中的第一平面处的构件、用于将所述接收到的数据项的第二部分编程到所述阵列中所述多个页行中的第二页行及所述多个平面中的第二平面处的构件、用于将所述接收到的数据项的第三部分编程到所述阵列中所述多个页行中的第三页行及所述多个平面中的第三平面处的构件。
在实例32中，根据实例31所述的标的物，其包含用于通过将XOR运算子应用于所述第一部分、第二部分及第三部分来存储奇偶校验值的构件。
在实例33中，根据实例32所述的标的物，其包含用于将所述奇偶校验值存储于所述NAND存储器单元阵列中的构件。
在实例34中，根据实例33所述的标的物，其中将所述奇偶校验值存储于经配置为单电平单元(SLC)存储器单元的所述NAND存储器单元阵列的位置中。
在实例35中，根据实例33到34中任一实例所述的标的物，其中将所述第一部分、第二部分及第三部分编程到经配置为三电平单元(TLC)存储器单元的所述NAND存储器单元阵列的位置中。
在实例36中，根据实例32到35中任一实例所述的标的物，其包含用于确定所述第一部分、第二部分或第三部分中的一者被破坏的构件及用于通过利用所述奇偶校验值来恢复所述第一部分、第二部分或第三部分中的所述一者的构件。
在实例37中，根据实例32到36中任一实例所述的标的物，其包含用于首先将所述奇偶校验值存储于易失性存储器中的构件及用于将所述奇偶校验值移动到所述NAND存储器单元阵列的构件。
在实例38中，根据实例31到37中任一实例所述的标的物，其包含用于将所述接收到的数据项的第四部分编程到所述阵列中所述多个页行中的第四页行及所述多个平面中的第四平面处的构件。
在实例39中，根据实例31到38中任一实例所述的标的物，其中所述第一部分、所述第二部分及所述第三部分包括所述接收到的数据内的个别位。
在实例40中，根据实例31到39中任一实例所述的标的物，其中所述第三页行及第三平面大于所述第二页行及第二平面，且所述第二页行及第二平面大于所述第一页行及第一平面。
实例41是一种NAND存储器装置，其包括：NAND存储器单元阵列，其经组织成多个平面且可通过多个页行寻址；及控制器，其经配置以执行包括以下各者的操作：将接收到的数据项存储于所述NAND阵列的存储器单元中，使得所述数据项的第一部分、第二部分及第三部分存储于所述阵列中的存储器单元中使得相对于彼此处于不同页行及不同平面上；使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的奇偶校验值；将所述接收到的数据项的所述奇偶校验值指派给多个奇偶校验集群中的奇偶校验集群的第一位置；及基于所述奇偶校验值及所述多个奇偶校验集群中的第二奇偶校验集群的第二奇偶校验值计算经压缩奇偶校验值。
在实例42中，根据实例41所述的标的物，其中基于所述奇偶校验值及所述第二奇偶校验集群的所述第二奇偶校验值计算所述经压缩奇偶校验值的所述操作包括基于匹配所述第一奇偶校验集群中的所述奇偶校验值的所述相对位置的所述第二奇偶校验集群中的所述第二奇偶校验值的相对位置从所述第二奇偶校验集群选择所述第二奇偶校验值。
在实例43中，根据实例41到42中任一实例所述的标的物，其中将所述奇偶校验值存储于所述NAND存储器单元的块中。
在实例44中，根据实例42到43中任一实例所述的标的物，其中所述操作包括将所述经压缩奇偶校验值存储于所述NAND存储器单元的块中。
在实例45中，根据实例43到44中任一实例所述的标的物，其中所述操作包括用所述经压缩奇偶校验值盖写所述奇偶校验值。
在实例46中，根据实例41到45中任一实例所述的标的物，其中所述操作包括：基于第二数据项的第一、第二及第三部分计算所述第二奇偶校验值；接收从所述NAND存储器单元阵列读取的所述数据项的第一部分未通过错误校正码校验的指示；使用所述经压缩奇偶校验值、所述数据项的所述第二及第三部分及所述第二数据项的所述第一、第二及第三部分来恢复所述第一部分。
在实例47中，根据实例41到46中任一实例所述的标的物，其中计算所述经压缩奇偶校验值的所述操作包括将XOR运算应用于所述奇偶校验值及所述第二奇偶校验值。
在实例48中，根据实例41到47中任一实例所述的标的物，其中使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的所述奇偶校验值的所述操作包括将XOR运算子应用于所述第一部分、第二部分及第三部分。
实例49是一种机器可读媒体，其包括在由机器执行时引起所述机器执行包括以下各者的操作的指令：将接收到的数据项存储于NAND阵列的存储器单元中，使得所述数据项的第一部分、第二部分及第三部分存储于所述阵列中其在相对于彼此的不同页行及不同平面上的存储器单元中；使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的奇偶校验值；将所述接收到的数据项的所述奇偶校验值指派给多个奇偶校验集群中的奇偶校验集群的第一位置；及基于所述奇偶校验值及所述多个奇偶校验集群中的第二奇偶校验集群的第二奇偶校验值计算经压缩奇偶校验值。
在实例50中，根据实例49所述的标的物，其中基于所述奇偶校验值及所述第二奇偶校验集群的所述第二奇偶校验值计算所述经压缩奇偶校验值的所述操作包括基于匹配所述第一奇偶校验集群中的所述奇偶校验值的所述相对位置的所述第二奇偶校验集群中的所述第二奇偶校验值的相对位置从所述第二奇偶校验集群选择所述第二奇偶校验值。
在实例51中，根据实例49到50中任一实例所述的标的物，其中将所述奇偶校验值存储于所述NAND存储器单元的块中。
在实例52中，根据实例50到51中任一实例所述的标的物，其中所述操作进一步包括将所述经压缩奇偶校验值存储于所述NAND存储器单元的块中。
在实例53中，根据实例51到52中任一实例所述的标的物，其中所述操作进一步包括用所述经压缩奇偶校验值盖写所述奇偶校验值。
在实例54中，根据实例49到53中任一实例所述的标的物，其中所述操作进一步包括：基于第二数据项的第一、第二及第三部分计算所述第二奇偶校验值；接收从所述NAND存储器单元阵列读取的所述数据项的第一部分未通过错误校正码校验的指示；使用所述经压缩奇偶校验值、所述数据项的所述第二及第三部分及所述第二数据项的所述第一、第二及第三部分来恢复所述第一部分。
在实例55中，根据实例49到54中任一实例所述的标的物，其中计算所述经压缩奇偶校验值的所述操作包括将XOR运算应用于所述奇偶校验值及所述第二奇偶校验值。
在实例56中，根据实例49到55中任一实例所述的标的物，其中使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的所述奇偶校验值的所述操作包括将XOR运算子应用于所述第一部分、第二部分及第三部分。
实例57是一种将数据存储于NAND装置上的方法，所述NAND装置包含组织成多个平面且可通过多个页行寻址的NAND存储器单元阵列，所述方法包括：将接收到的数据项存储于NAND阵列的存储器单元中，使得所述数据项的第一部分、第二部分及第三部分存储于所述阵列中其在相对于彼此的不同页行及不同平面上的存储器单元中；使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的奇偶校验值；将所述接收到的数据项的所述奇偶校验值指派给多个奇偶校验集群中的奇偶校验集群的第一位置；及基于所述奇偶校验值及所述多个奇偶校验集群中的第二奇偶校验集群的第二奇偶校验值计算经压缩奇偶校验值。
在实例58中，根据实例57所述的标的物，其中基于所述奇偶校验值及所述第二奇偶校验集群的所述第二奇偶校验值计算所述经压缩奇偶校验值包括基于匹配所述第一奇偶校验集群中的所述奇偶校验值的所述相对位置的所述第二奇偶校验集群中的所述第二奇偶校验值的相对位置从所述第二奇偶校验集群选择所述第二奇偶校验值。
在实例59中，根据实例57到58中任一实例所述的标的物，其中将所述奇偶校验值存储于所述NAND存储器单元的块中。
在实例60中，根据实例58到59中任一实例所述的标的物，其包含将所述经压缩奇偶校验值存储于所述NAND存储器单元的块中。
在实例61中，根据实例59到60中任一实例所述的标的物，其包含用所述经压缩奇偶校验值盖写所述奇偶校验值。
在实例62中，根据实例57到61中任一实例所述的标的物，其包含：基于第二数据项的第一、第二及第三部分计算所述第二奇偶校验值；接收从所述NAND存储器单元阵列读取的所述数据项的第一部分未通过错误校正码校验的指示；使用所述经压缩奇偶校验值、所述数据项的所述第二及第三部分及所述第二数据项的所述第一、第二及第三部分来恢复所述第一部分。
在实例63中，根据实例57到62中任一实例所述的标的物，其中计算所述经压缩奇偶校验值包括将XOR运算应用于所述奇偶校验值及所述第二奇偶校验值。
在实例64中，根据实例57到63中任一实例所述的标的物，其中使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的所述奇偶校验值包括将XOR运算子应用于所述第一部分、第二部分及第三部分。
实例65是一种NAND存储器装置，其包括：NAND存储器单元阵列，其经组织成多个平面且可通过多个页行寻址；及控制器，其经配置以执行操作，所述控制器包括用于将接收到的数据项存储于NAND阵列的存储器单元中使得所述数据项的第一部分、第二部分及第三部分存储于所述阵列中其在相对于彼此的不同页行及不同平面上的存储器单元中的构件、用于使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的奇偶校验值的构件、用于将所述接收到的数据项的所述奇偶校验值指派给多个奇偶校验集群中的奇偶校验集群的第一位置的构件及用于基于所述奇偶校验值及所述多个奇偶校验集群中的第二奇偶校验集群的第二奇偶校验值计算经压缩奇偶校验值的构件。
在实例66中，根据实例65所述的标的物，其中用于基于所述奇偶校验值及所述第二奇偶校验集群的所述第二奇偶校验值计算所述经压缩奇偶校验值的所述构件包括用于基于匹配所述第一奇偶校验集群中的所述奇偶校验值的所述相对位置的所述第二奇偶校验集群中的所述第二奇偶校验值的相对位置从所述第二奇偶校验集群选择所述第二奇偶校验值的构件。
在实例67中，根据实例65到66中任一实例所述的标的物，其中将所述奇偶校验值存储于所述NAND存储器单元的块中。
在实例68中，根据实例66到67中任一实例所述的标的物，其包含用于将所述经压缩奇偶校验值存储于所述NAND存储器单元的块中的构件。
在实例69中，根据实例67到68中任一实例所述的标的物，其包含用于用所述经压缩奇偶校验值盖写所述奇偶校验值的构件。
在实例70中，根据实例65到69中任一实例所述的标的物，其包含用于基于第二数据项的第一、第二及第三部分计算所述第二奇偶校验值的构件、用于接收从所述NAND存储器单元阵列读取的所述数据项的第一部分未通过错误校正码校验的指示的构件及用于使用所述经压缩奇偶校验值、所述数据项的所述第二及第三部分及所述第二数据项的所述第一、第二及第三部分来恢复所述第一部分的构件。
在实例71中，根据实例65到70中任一实例所述的标的物，其中用于计算所述经压缩奇偶校验值的所述构件包括用于将XOR运算应用于所述奇偶校验值及所述第二奇偶校验值的构件。
在实例72中，根据实例65到71中任一实例所述的标的物，其中用于使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的所述奇偶校验值的所述构件包括用于将XOR运算子应用于所述第一部分、第二部分及第三部分的构件。
实例73是至少一种机器可读媒体，其包含在由处理电路系统执行时引起所述处理电路系统执行操作以实施实例1到72中的任一者的指令。
实例74是一种设备，其包括用于实施实例1到72中的任一者的构件。
实例75是一种系统，其用于实施实例1到72中的任一者。
实例76是一种方法，其用于实施实例1到72中的任一者。

Claims (20)

1.一种NAND存储器装置，其包括：
NAND存储器单元阵列，其经组织成多个平面且可通过多个页行寻址；及
控制器，其经配置以执行包括以下各者的操作：
将接收到的数据项存储于所述NAND阵列的存储器单元中，使得所述数据项的第一部分、第二部分及第三部分存储于所述阵列中的存储器单元中使得相对于彼此处于不同页行及不同平面上；
使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的奇偶校验值；
将所述接收到的数据项的所述奇偶校验值指派给多个奇偶校验集群中的奇偶校验集群的第一位置；及
基于所述奇偶校验值及所述多个奇偶校验集群中的第二奇偶校验集群的第二奇偶校验值计算经压缩奇偶校验值。
2.根据权利要求1所述的NAND存储器装置，其中基于所述奇偶校验值及所述第二奇偶校验集群的所述第二奇偶校验值计算所述经压缩奇偶校验值的所述操作包括：
基于匹配第一奇偶校验集群中的所述奇偶校验值的相对位置的所述第二奇偶校验集群中的所述第二奇偶校验值的相对位置从所述第二奇偶校验集群选择所述第二奇偶校验值。
3.根据权利要求1所述的NAND存储器装置，其中将所述奇偶校验值存储于所述NAND存储器单元的块中。
4.根据权利要求2所述的NAND存储器装置，其中所述操作包括将所述经压缩奇偶校验值存储于所述NAND存储器单元的块中。
5.根据权利要求3所述的NAND存储器装置，其中所述操作包括用所述经压缩奇偶校验值盖写所述奇偶校验值。
6.根据权利要求1所述的NAND存储器装置，其中所述操作包括：
基于第二数据项的第一、第二及第三部分计算所述第二奇偶校验值；
接收从所述NAND存储器单元阵列读取的所述数据项的第一部分未通过错误校正码校验的指示；
使用所述经压缩奇偶校验值、所述数据项的所述第二及第三部分及所述第二数据项的所述第一、第二及第三部分来恢复所述第一部分。
7.根据权利要求1所述的NAND存储器装置，其中计算所述经压缩奇偶校验值的所述操作包括将XOR运算应用于所述奇偶校验值及所述第二奇偶校验值。
8.根据权利要求1所述的NAND存储器装置，其中使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的所述奇偶校验值的所述操作包括将XOR运算子应用于所述第一部分、第二部分及第三部分。
9.一种机器可读媒体，其包括在由机器执行时引起所述机器执行包括以下各者的操作的指令：
将接收到的数据项存储于NAND阵列的存储器单元中，使得所述数据项的第一部分、第二部分及第三部分存储于所述阵列中在相对于彼此的不同页行及不同平面上的存储器单元中；
使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的奇偶校验值；
将所述接收到的数据项的所述奇偶校验值指派给多个奇偶校验集群中的奇偶校验集群的第一位置；及
基于所述奇偶校验值及所述多个奇偶校验集群中的第二奇偶校验集群的第二奇偶校验值计算经压缩奇偶校验值。
10.根据权利要求9所述的机器可读媒体，其中基于所述奇偶校验值及所述第二奇偶校验集群的所述第二奇偶校验值计算所述经压缩奇偶校验值的所述操作包括基于匹配第一奇偶校验集群中的所述奇偶校验值的相对位置的所述第二奇偶校验集群中的所述第二奇偶校验值的相对位置从所述第二奇偶校验集群选择所述第二奇偶校验值。
11.根据权利要求9所述的机器可读媒体，其中将所述奇偶校验值存储于所述NAND存储器单元的块中。
12.根据权利要求10所述的机器可读媒体，其中所述操作进一步包括将所述经压缩奇偶校验值存储于所述NAND存储器单元的块中。
13.根据权利要求11所述的机器可读媒体，其中所述操作进一步包括用所述经压缩奇偶校验值盖写所述奇偶校验值。
14.根据权利要求9所述的机器可读媒体，其中所述操作进一步包括：
基于第二数据项的第一、第二及第三部分计算所述第二奇偶校验值；
接收从所述NAND存储器单元阵列读取的所述数据项的第一部分未通过错误校正码校验的指示；
使用所述经压缩奇偶校验值、所述数据项的所述第二及第三部分及所述第二数据项的所述第一、第二及第三部分来恢复所述第一部分。
15.根据权利要求9所述的机器可读媒体，其中计算所述经压缩奇偶校验值的所述操作包括将XOR运算应用于所述奇偶校验值及所述第二奇偶校验值。
16.根据权利要求9所述的机器可读媒体，其中使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的所述奇偶校验值的所述操作包括将XOR运算子应用于所述第一部分、第二部分及第三部分。
17.一种将数据存储于NAND装置上的方法，所述NAND装置包含组织成多个平面且可通过多个页行寻址的NAND存储器单元阵列，所述方法包括：
将接收到的数据项存储于NAND阵列的存储器单元中，使得所述数据项的第一部分、第二部分及第三部分存储于所述阵列中在相对于彼此的不同页行及不同平面上的存储器单元中；
使用所述第一部分、第二部分及第三部分计算所述接收到的数据项的奇偶校验值；
将所述接收到的数据项的所述奇偶校验值指派给多个奇偶校验集群中的奇偶校验集群的第一位置；及
基于所述奇偶校验值及所述多个奇偶校验集群中的第二奇偶校验集群的第二奇偶校验值计算经压缩奇偶校验值。
18.根据权利要求17所述的方法，其中基于所述奇偶校验值及所述第二奇偶校验集群的所述第二奇偶校验值计算所述经压缩奇偶校验值包括基于匹配所述第一奇偶校验集群中的所述奇偶校验值的相对位置的所述第二奇偶校验集群中的所述第二奇偶校验值的相对位置从所述第二奇偶校验集群选择所述第二奇偶校验值。
19.根据权利要求17所述的方法，其中将所述奇偶校验值存储于所述NAND存储器单元的块中。
20.根据权利要求18所述的方法，其进一步包括将所述经压缩奇偶校验值存储于所述NAND存储器单元的块中。
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