CN112042094A - 自动相移和动态导通时间控制电流平衡多相恒定导通时间降压变换器 - Google Patents

Abstract

一种包括第一电路和第二电路的装置。第一电路可以生成具有经调节的电压的输出信号并维持具有第一导通时间和第一关断时间的恒定开关频率。第二电路可以相对于该输出信号基于相位延迟生成移位的信号并维持具有第二导通时间和第二关断时间的移位的频率。第二导通时间可以差该相位延迟跟随第一导通时间。第二导通时间可以基于第一导通时间和负载的暂态条件。该装置可以实现自动相移调整。电流感测比较可以在输出信号与移位的信号之间实现逐周期比较以确定第二导通时间并执行调校操作以达到电感器电流平衡。

Description

自动相移和动态导通时间控制电流平衡多相恒定导通时间降 压变换器

技术领域

本发明一般而言涉及电压调节，并且更具体地涉及用于实现自动相移和动态导通(ON)时间控制电流平衡多相恒定导通时间降压变换器的方法和/或装置。

背景技术

恒定导通时间(COT)滞后变换器用于快速、动态响应、电压调节(VR)系统。快速、动态响应VR系统包括低电压微处理器和双列直插式存储器模块(DIMM)应用。COT滞后降压变换器显示出有吸引力的优点，诸如快速响应时间。常规的多相降压变换器利用电压模式或峰值电流模式降压结构构建，该多相降压变换器具有同步的时钟和若干电流共享电路。与COT滞后降压拓扑相比，常规实施方式相对慢。当负载条件增加时，需要多相降压变换器以有效地适应重负载暂态。COT降压变换器的性质导致开关频率不具有稳定的相位对准。对于主流应用而言，使用基于数字信号处理(DSP)或峰值电流检测的解决方案以实现多相滞后降压变换器是不切实际的。在没有稳定的相位对准的情况下，实现多相操作将是挑战。

将期望的是实现自动相移和动态导通时间控制电流平衡多相恒定导通时间降压变换器。

发明内容

本发明包括涉及一种包括第一电路和第二电路的装置的方面。第一电路可以被配置为生成具有经调节的电压的输出信号并维持具有第一导通时间和第一关断时间的恒定开关频率。第二电路可以被配置为相对于该输出信号基于相位延迟生成移位的信号并维持具有第二导通时间和第二关断时间的移位的频率。第二导通时间可以在所述第一导通时间之后相差该相位延迟的恒定量。第二导通时间可以基于第一导通时间和负载的暂态条件。该装置可以实现自动相移调整。在第一关断时间和第二关断时间期间在决定窗口内可以执行电流感测比较。电流感测比较可以在输出信号的电流与移位的信号的电流之间实现逐周期电流比较以确定第二电路的第二导通时间并执行调校(tuning)操作以达到电感器电流平衡。

在上述装置方面的一些实施例中，调校操作可以被配置为调整第二导通时间以使移位的信号的电流与所述输出信号的电流匹配。

在上述装置方面的一些实施例中，调校操作可以被配置为通过(i)数字递增和(ii)数字递减中的至少一个来调整第二导通时间，以实现快速电感器电流平衡。

在上述装置方面的一些实施例中，自动相移调整可以被配置为在负载稳定时将恒定开关频率与移位的频率之间的相位差维持在180度。

在上述装置方面的一些实施例中，保持第一导通时间并且调整第一关断时间以赶上(catch)由负载的暂态条件造成的改变。

在上述装置方面的一些实施例中，(i)负载的暂态条件包括负载降低(stepdown)，(ii)第一关断时间可以被延长以赶上暂态条件，(iii)第二导通时间可以在相位延迟之后被断言(assert)，以及(iv)第二关断时间可以被自动延长以跟随第一关断时间。

在上述装置方面的一些实施例中，(i)负载的暂态条件包括平缓的升高(stepup)，(ii)第一关断时间可以减小，(iii)恒定开关频率与移位的频率之间的相位差小于180度，(iv)在决定窗口期间在第二关断时间之后执行电流感测比较，以及(v)当负载返回到稳态时，相位差自动返回到180度。

在上述装置方面的一些实施例中，(i)负载的暂态条件包括快速的升高，(ii)第二导通时间可以在与下一个第一导通时间相同的时间被断言，(iii)恒定开关频率与移位的频率具有同步的开关，(iv)决定窗口在下一个第一导通时间之后结束，以及(v)随着暂态条件安定，第一关断时间增加，直到恒定开关频率与移位的频率之间的相位差自动返回到180度为止。

在上述装置方面的一些实施例中，电流感测比较由第二电路实现。

在上述装置方面的一些实施例中，电流感测比较包括：(i)在第一时间采样并保持输出信号的第一最大电流，(ii)在第二时间采样并保持移位的信号的第二最大电流，(iii)在决定窗口期间比较第一最大电流与第二最大电流，以及(iv)生成用于调整下一个第二导通时间的数字代码。

在上述装置方面的一些实施例中，电流感测比较包括：(i)响应于(a)相位延迟和(b)斜率而确定(a)输出信号的第一最大电流与(b)移位的信号在第一时间的电流之间的偏移，(ii)在决定窗口期间基于该偏移实时地比较(a)输出信号的电流与(b)移位的信号的第二最大电流，以及(iii)生成用于调整下一个第二导通时间的数字代码。

在上述装置方面的一些实施例中，自动相移调整可以被配置为针对多相操作启用稳定相位对准。

在上述装置方面的一些实施例中，调校操作实现(i)通过第一电感器的输出信号的电流和(ii)通过第二电感器的移位的信号的电流的动态调校。

在上述装置方面的一些实施例中，电感器电流平衡包括使通过第二电感器的移位的信号的电流与通过第一电感器的输出信号的电流匹配。

在上述装置方面的一些实施例中，第二电路包括决策逻辑，其被配置为从第一电路接收信号以生成用于确定决定窗口的定时信号。

附图说明

从下面的详细描述以及所附的权利要求书和附图，本发明的实施例将是清楚的，其中：

图1是图示本发明实施例的背景的框图；

图2是图示自动相移和动态导通时间控制电流平衡、多相、主-从恒定导通时间降压变换器的示例实施方式的图；

图3是图示装置的主电路部分的示例实施方式的图；

图4是图示装置的从电路部分的示例实施方式的图；

图5是图示决策逻辑电路的示例实施方式的图；

图6是图示电流平衡的示例实施方式的图；

图7是图示电流平衡的替代示例实施方式的图；

图8是图示用于生成从电路的导通时间的示例拓扑的图；

图9是图示示例控制逻辑拓扑的图；

图10是图示针对负载降低暂态条件的自动相移的时序图；

图11是图示针对平缓的负载升高暂态条件的自动相移的时序图；

图12是图示针对快速的负载升高暂态条件的自动相移的时序图；

图13是图示示例多相恒定导通时间电流平衡的时序图；

图14是图示针对稳态负载条件的控制定时的时序图；

图15是图示针对高阶跃(high step)负载条件的控制定时的时序图；

图16是图示针对电流平衡的定时序列的时序图；

图17是图示用于递增调整从电路的导通时间的方法的流程图；以及

图18是图示用于动态调校从电路的导通时间的方法的流程图。

具体实施方式

本发明的实施例包括提供自动相移和动态导通时间、控制电流平衡、多相、主-从COT(恒定导通时间)降压变换器，其可以(i)对突然的阶跃负载快速反应、(ii)维持恒定的开关频率、(iii)实现自动相移、(iv)实现逐周期电流比较、(v)数字调整导通时间以匹配电感器电流、(vi)提供稳定的相位对准、(vii)实现主-从架构和/或(viii)被实现为一个或多个集成电路。

参考图1，示出了根据本发明实施例的框图。示出了方框(或电路)50和/或方框(或电路100)。方框50可以实现负载电路。方框100可以实现装置或模块或电路。装置100可以是自动相移和动态导通时间、控制电流平衡、多相、主-从COT(恒定导通时间)降压变换器。在一些实施例中，装置100可以被实现为DDR5 SDRAM(双数据速率第五代同步动态随机存取存储器)应用(例如，联合电子设备工程委员会(JEDEC)目前正在为其制定规范标准)中的部件。在一些实施例中，装置100可以在电源管理集成电路产品中实现。装置100的实施方式可以根据特定实施方式的设计准则而变化。

装置100可以接收信号(例如，VIN)。装置100可以生成信号(例如，VOUT)。信号VIN可以是输入电压。信号VOUT可以是电压调节的输出信号。信号VOUT可以被呈现给负载电路50。装置100可以包括方框(或电路)102和/或方框(或电路)104。电路102可以实现装置100的主电路部分。电路104可以实现装置100的从电路部分。在电路102和电路104之间示出了信号(例如，INT)。可以联系图2-图4更详细地描述主电路102和/或从电路104的细节。装置100可以包括其它部件(未示出)。部件的数量、类型和/或布置可以根据特定实施方式的设计准则而变化。

装置100可以实现多相降压变换器拓扑。主电路102和/或从电路104可以各自被配置为在输入VIN和负载50之间并行操作的降压变换器电路。多个(例如，2个)相位中的每一个可以在开关时段内以相等隔开的间隔(例如，相位延迟)被接通。装置100可以被配置为确保负载50的电流跨主电路102和从电路104均匀地平衡。

装置100可以被配置为响应于负载50处的改变。在一个示例中，负载50处的改变可以是暂态条件。实现主电路102和/或从电路104可以使装置100的响应能够快速改变。在示例中，并行实现主电路102和从电路104(例如，两个电路各自提供两个相之一)的装置100可以以两倍的速度(例如，与单相变换器相比)开关，而不会引起开关损耗。

实现主电路102和/或从电路104(例如，多相实施方式)可以减小开关纹波。例如，DDR5规范可能具有严格的纹波要求。多相实施方式还可以跨相拆分负载50的电流。例如，跨主电路102和/或从电路104拆分负载50可以使每个开关上的热损耗跨两个电路分布。

参考图2，示出了图示自动相移和动态导通时间控制电流平衡、多相、主-从恒定导通时间降压变换器100的示例实施方式的图。在主电路102、从电路104和负载50之间示出连接。所示的连接可以是装置100的代表性简化形式。主电路102、从电路104和负载50的互连的电路拓扑可以根据特定实施方式的设计准则而变化。

主电路102可以传递信号INT，接收信号(例如，VMF)和/或呈现信号(例如，VMO)。从电路104可以传递信号INT和/或呈现信号(例如，VSO)。负载50可以接收信号VOUT。信号VMF可以是反馈信号。例如，信号VMF可以将信号VOUT的样本提供给主电路102。信号VMO可以是由主电路102生成的输出信号。信号VMO可以是经调节的电压。在示例中，信号VMO可以是负载电压VOUT的开关时段的一个间隔。

信号VSO可以是由从电路104生成的输出信号。在示例中，信号VSO可以是负载电压VOUT的开关时段的另一个间隔。信号VSO可以是相对于输出信号VMO的移位的信号(例如，基于相位延迟)。例如，可以基于检测到的相位差(例如，信号VSO可以落后信号VMO和/或在信号VMO之后相差一个相位延迟)相对于输出信号VMO使移位的信号VSO移位。装置100的电路拓扑可以包括其它信号(诸如参考电压和/或时钟信号，未示出)。信号的数量和/或信号之间的连接可以根据特定实施方式的设计准则而变化。

在所示的示例中，装置100的电路拓扑可以包括电感器(例如，LM)、电感器(例如，LS)和/或电容器(例如，C)。电感器LM可以在主电路102的输出处。电感器LS可以在从电路104的输出处。电容器C可以与负载50并联。输出信号VMO的电流(例如，IM)可以是电感器LM的电感器电流。输出信号VSO的电流(例如，IS)可以是电感器LS的电感器电流。

包括主电路102和/或从电路104的装置100可以实现主-从COT降压架构。装置100的架构可以实现稳定的相位对准以启用进行多相操作。主电路102可以被配置为提供信号VOUT的调节。主电路102可以被配置为提供和/或维持恒定的开关频率。从电路104可以被配置为提供和/或维持移位的开关频率。

主电路102可以断言导通时间(例如，TON1)。从电路104可以断言导通时间(例如，TON2)。从电路104可以被配置为跟随主电路102的导通时间TON1(例如，相差一个相位延迟)。从电路104可以基于负载50的暂态条件来断言导通时间TON2。在一个示例中，可以基于负载50的暂态条件来数字地调整导通时间TON2的宽度。可以用内置的自动相移技术来实现从电路104。自动相移技术可以使从电路104能够跟随导通时间TON1。

在一个示例中，自动相移技术可以被配置为响应于负载50的稳态暂态条件和/或负载50的降低暂态条件而断言导通时间TON2。在负载50的稳态和/或负载降低暂态条件下，从电路104可以断言在主电路102的导通时间TON1之后具有180度相位延迟的导通时间TON2。在另一个示例中，自动相移技术可以被配置为响应于负载50的升高负载暂态条件而断言导通时间TON2。在负载50的负载升高暂态条件下，从电路104可以基于负载50的暂态的速度(例如，改变量)来断言导通时间TON2。从电路104可以使用相移技术来断言导通时间TON2，以便针对较小的下冲(undershoot)增加响应。

主电路102可以具有关断(OFF)时间(例如，TOFF1)。从电路104可以具有关断时间(例如，TOFF2)。装置100可以在关断时间TOFF1和/或关断时间TOFF2中的每一个期间执行谷值电流感测操作。该装置可以被配置为实现逐周期电流比较技术(例如，主电路102的电流IM和从电路104的电流IS)。逐周期电流比较技术可以被配置为确定从电路104的导通时间TON2和/或执行调校操作以达到电感器电流平衡。从电路104可以被配置为执行导通时间TON2的数字化智能调整(例如，响应于调校操作)。数字化智能调整可以可操作为调整从电路104的导通时间TON2以使电感器电流IS与电感器电流IM匹配(例如，使从电路104的电感器电流与主电路102的电感器电流匹配)。

由装置100实现的架构可以使得开关纹波能够由于有效频率增加而减小。例如，在作为整数的n倍占空比的任何时间，开关纹波可以减小到0。一般而言，在接通的相位中电感器电流IS增加的速率可以与在关断的相位中电感器电流IS减小的速率匹配(例如，完全匹配)。

参考图3，示出了图示装置100的主电路部分102的示例实施方式的图。主电路102可以接收输入反馈信号VMF、信号VIN和/或信号(例如，VREF)。信号VREF可以是参考信号(例如，参考电压)。主电路102可以呈现信号VMO、信号(例如，INT1)、信号(例如，INT2)和/或信号(例如，INT3)。在一些实施例中，信号INT1、信号INT2和/或信号INT3可以被呈现给从电路104。在示例中，信号INT1、信号INT2和/或信号INT3可以实现中间信号、状态信号和/或控制信号(联系图1一起被示为信号INT)。主电路102可以生成和/或接收其它信号(未示出)。由主电路102生成和/或接收的信号的数量和/或类型可以根据特定实施方式的设计准则而变化。

主电路102可以包括方框(或电路)120、方框(或电路)122、方框(或电路)124、方框(或电路)126、方框(或电路)128、方框(或电路)130a和/或方框(或电路)132。电路120可以实现比较器。电路122可以实现生成器电路。电路124可以实现逻辑电路。电路126可以实现反馈电路。电路128可以实现RS锁存器电路。电路130a可以实现电流感测电路。电路132可以实现驱动器和/或功率级电路。主电路102还可以包括电阻器R1和/或电阻器R2。主电路102可以包括其它部件(未示出)。主电路102的部件的数量、类型和/或布置可以根据特定实施方式的设计准则而变化。

比较器120可以接收参考信号VREF和信号(例如，VFB)。信号VFB可以响应于反馈信号VMF、电阻器R1和/或电阻器R2而生成。反馈信号VMF和/或信号VFB可以向主电路102提供负载50的暂态条件的指示。比较器120可以生成信号(例如，A_MASTER)。信号A_MASTER可以作为信号INT1被呈现给从电路104。

生成器122可以接收信号(例如，PWM_MASTER)。生成器122可以被配置为生成导通时间TON1。导通时间TON1(例如，用于下一个周期)可以响应于信号PWM_MASTER(例如，来自当前周期)而产生。生成器122的输出可以被呈现给RS锁存器128的输入。

逻辑124可以实现主电路102的控制逻辑。逻辑124可以接收信号A_MASTER。逻辑124可以从反馈电路126接收输入。逻辑124可以生成输出。逻辑124的输出可以被呈现给RS锁存器128的输入。逻辑124可以被配置为确定对负载50的暂态条件和/或主电路102的当前状态的响应。例如，信号A_MASTER可以提供关于暂态条件的反馈，并且来自反馈电路126的输入(例如，关断时间TOFF1)可以提供关于主电路102的当前状态的反馈。

反馈电路126可以接收信号PWM_MASTER。反馈电路126可以确定当前周期的主电路102的状态(例如，关断时间TOFF1)。主电路102的当前状态可以被呈现给逻辑124。

RS锁存器128可以被配置为从逻辑124接收输入(例如，S输入)。RS锁存器128可以被配置为从生成器122接收输入(例如，R输入)。RS锁存器128可以被配置为生成信号PWM_MASTER。信号PWM_MASTER可以是脉宽调制信号，其被用于生成当前周期的输出信号VMO。信号PWM_MASTER可以被呈现给生成器122、反馈电路126和/或驱动器和功率级132。信号PWM_MASTER可以作为信号INT2呈现给从电路104。在示例中，来自逻辑124的输出可以被用于控制来自生成器122的导通时间TON1(例如，当被逻辑124启用时，RS锁存器128可以使生成器122的输出作为信号PWM_MASTER通过)。

电流感测电路130a可以接收信号IM。信号IM可以是来自输出信号VMO的电感器电流的样本。电流感测电路130a可以被配置为检测出自主电路102的电感器电流IM。电流感测电路130a可以被配置为生成信号INT3。信号INT3可以被呈现给从电路104。

驱动器和功率级电路132可以被配置为接收信号PWM MASTER和信号VIN。驱动器和功率级电路132可以被配置为生成信号VMO和/或信号IM。例如，驱动器和功率级电路132可以被配置为响应于信号PWM_MASTER和信号VIN的特点而生成信号VMO。

参考图4，示出了图示装置100的从电路部分104的示例实施方式的图。从电路104可以接收信号INT1、信号INT2、信号INT3和/或输入信号VIN。从电路104可以呈现信号VSO。在一些实施例中，信号INTI、信号INT2和/或信号INT3可以从主电路104接收。从电路104可以生成和/或接收其它信号(未示出)。由从电路104生成和/或接收的信号的数量和/或类型可以根据特定实施方式的设计准则而变化。

从电路104可以包括方框(或电路)130b、方框(或电路)180、方框(或电路)182、方框(或电路)184、方框(或电路)186、方框(或电路)电路188、方框(或电路)190、方框(或电路)192、方框(或电路)194、方框(或电路)196和/或方框(或电路)198。电路130b可以实现电流感测电路。电路180可以实现相位生成器电路。电路182可以实现决策逻辑电路。电路184可以实现生成器电路。电路186可以实现逻辑电路。电路188可以实现反馈电路。电路190可以实现RS锁存器电路。电路192可以实现驱动器和/或功率级电路。电路194可以实现电流平衡计算电路。电路196可以实现电流差数字代码电路。电路198可以实现动态调校电路。从电路104可以包括其它部件(未示出)。从电路104的部件的数量、类型和/或布置可以根据特定实施方式的设计准则而变化。

相位生成器电路180可以被配置为生成从电路104的相位延迟。相位延迟可以是值(例如，T_PHASE)。相位生成器电路180可以响应于信号INT2而生成相位延迟T_PHASE。信号INT2可以是当前周期的主电路102的PWM_MASTER信号。例如，相位生成器电路180可以被配置为在从输出信号VSO与主输出信号VMO之间生成大约180度的相位差(例如，信号VSO可以相差180度落后信号VMO)。可以响应于负载50的暂态条件而生成相位延迟T_PHASE以产生平滑的开关。

决策逻辑电路182可以接收从相位生成器180输出的相位延迟和/或信号INT1。信号INT1可以是当前周期的主电路102的A_MASTER信号。决策逻辑电路182可以生成信号(例如，A_SLAVE)。可以联系图5描述决策逻辑电路182的细节。

生成器184可以接收信号(例如，PWM_SLAVE)和/或信号(例如，DTUNE)。生成器184可以被配置为生成导通时间TON2。导通时间TON2(例如，用于下一个周期)可以响应于信号PWM_SLAVE(例如，来自当前周期)和/或信号DTUNE而生成。信号DTUNE可以是对导通时间TON2的动态调整。例如，信号DTUNE可以被用于调整导通时间TON2的宽度。生成器184的输出可以被呈现给RS锁存器190的输入。

逻辑186可以实现从电路104的控制逻辑。逻辑186可以接收信号A_SLAVE。逻辑186可以从反馈电路188接收输入。逻辑186可以生成输出。逻辑186的输出可以被呈现给RS锁存器190的输入。逻辑186可以被配置为确定对主电路102的当前状态和/或从电路104的当前状态的响应。例如，信号A_SLAVE可以提供确定的相位延迟T_PHASE，并且来自反馈电路188的输入(例如，关断时间TOFF2)可以提供关于从电路104的当前状态的反馈。

反馈电路188可以接收信号PWM_SLAVE。反馈电路188可以确定当前周期的从电路104的状态(例如，关断时间TOFF2)。从电路104的当前状态可以被呈现给逻辑186。

RS锁存器190可以被配置为从逻辑186接收输入(例如，S输入)。RS锁存器190可以被配置为从生成器184接收输入(例如，R输入)。RS锁存器190可以被配置为生成信号PWM_SLAVE。信号PWM_SLAVE可以是脉宽调制信号，其被用于生成当前周期的输出信号VSO。信号PWM_SLAVE可以被呈现给生成器184、反馈电路188和/或驱动器和功率级192。在示例中，来自逻辑186的输出可以被用于控制来自生成器184的导通时间TON2(例如，当被逻辑186启用时，RS锁存器190可以使生成器184的输出作为信号PWM_SLAVE通过)。

电流感测电路130b可以接收信号IS。信号IS可以是来自输出信号VSO的电感器电流的样本。电流感测电路130b可以被配置为检测出自从电路104的电感器电流IS。电流感测电路130b可以被配置为响应于信号IS而生成输出。电流感测电路130b的输出可以被呈现给电流平衡计算电路194。

驱动器和功率级电路192可以被配置为接收信号PWM_SLAVE和信号VIN。驱动器和功率级电路192可以被配置为生成信号VSO和/或信号IS。例如，驱动器和功率级电路192可以被配置为响应于信号PWM_SLAVE和信号VIN的特性而生成信号VSO。

电流平衡计算电路194可以被配置为接收来自电流感测电路130b的输出和/或信号INT3。信号INT3可以是来自主电路102的电流感测电路130a的输出。电流平衡计算电路194可以被配置为响应于电感器电流信号IM和/或电感器电流信号IS而执行电流平衡。在示例中，电流平衡可以被配置为确定电感器电流信号IM与电感器电流信号IS之间的电流差。可以联系图13描述由电流平衡计算电路194执行的电流平衡的细节。

电流差数字代码电路196可以被配置为接收来自电流平衡计算电路194的输出。电流差数字代码电路196可以执行模数转换。电流差到数字代码电路196可以被配置为响应于来自主电路102的电感器电流IM与来自从电路104的电感器电流IS之间的差(例如，电流差)而生成数字代码。从电流差到数字代码电路196输出的数字代码可以被呈现给动态调校电路198。

动态调校电路198可以接收从电流差数字代码电路196输出的数字代码。动态调校电路198可以生成信号DTUNE。动态调校电路198可以被配置为确定对从电路104的导通时间TON2的调整(例如，导通时间TON2的宽度)。可以响应于电流IM与电流IS之间的电流差来确定对导通时间TON2的调整。

电流感测电路130a-130b、电流平衡计算电路194、电流差数字代码电路196和/或动态调校电路198可以被配置为执行主电感器电流IM与从电感器电流IS之间的逐周期电流比较和/或执行调校操作。可以实现调校操作以达到电感器电流平衡。可以通过确定和/或调整从电路104的第二导通时间TON2(例如，数字递增和递减导通时间TON2的宽度)来达到电感器电流平衡。调校操作可以实现主电感器电流IM和从电感器电流IS的动态调校，以实现快速电流平衡。调校操作可以被配置为使从电感器电流IS与主电感器电流IM匹配。

参考图5，示出了图示决策逻辑电路182的示例实施方式的图。决策逻辑电路182可以被配置为实现从电路104的自动相移。决策逻辑电路182可以被配置为响应于从主电路102接收的信号而生成定时信号以确定决定窗口。

决策逻辑电路182可以包括方框(或电路)220a-220k、方框(或电路)222、方框(或电路)224、方框(或电路)226a-226d、方框(或电路)228和/或方框(或电路)230。电路220a-220k可以实现数字逻辑电路。例如，电路220a-220k可以包括逻辑AND门、逻辑NAND门、逻辑OR门，逻辑NOT门和/或等效电路。电路222可以实现触发器电路。电路224可以实现定时器电路。电路226a-226d可以实现延迟电路。在所示的示例中，延迟电路226a-226d可以可操作为执行10ns延迟。电路228可以实现比较器电路。电路230可以实现多路复用器电路。决策逻辑182可以包括其它部件(未示出)。决策逻辑182的部件的数量、类型和/或布置可以根据特定实施方式的设计准则而变化。

触发器222可以包括输入(例如，D输入)、输入(例如，CLK输入)、输入(例如，复位输入)和/或输出(例如，Q输出)。例如，触发器222可以是D触发器。触发器222的D输入可以接收信号(例如，逻辑高信号)。触发器222的CLK输入可以接收门220a的输出。触发器222的复位输入可以接收门220b的输出。触发器222的输出可以是信号(例如，EN_TIMER)。信号EN_TIMER可以被呈现给定时器电路224和/或门220f的输入。

定时器电路224可以实现用于相位延迟T_PHASE的定时器。定时器电路224可以接收信号EN_TIMER。信号EN_TIMER可以启用定时器电路224。定时器电路224可以生成信号(例如，TIMER_RDY)。信号TIMER_RDY可以被呈现给门220g和/或延迟电路226a。

延迟电路226a可以接收信号TIMER_RDY。延迟电路226a可以生成信号(例如，DLY1和/或SLAVE_PULSE)。信号DLY1可以被呈现给延迟电路226b、多路复用器230的输入和/或门220k的第一输入。延迟电路226b可以接收信号DLY1。延迟电路226b可以生成信号(例如，DLY2)。信号DLY2可以被呈现给门220j的输入。门220j可以对信号DLY2执行逻辑NOT运算。门220j可以将输出呈现给门220k的第二输入。门220k可以对信号DLY1和反相的信号DLY2执行逻辑NAND运算。门220k可以生成信号(例如，RSTB_T_PHASE1)。

门220a可以在第一输入处接收信号PWM_MASTER，并且在第二输入处接收门220b的输出。门220a可以执行逻辑AND运算。门220a可以将输出呈现给触发器222的CLK输入。门220b可以接收信号RSTB_T_PHASE1和信号(例如，RSTB_T_PHASE2)。门220b可以执行逻辑AND运算。门220b的输出可以被呈现给门220a的第二输入和触发器222的复位输入。

延迟电路226c可以接收信号PWM_SLAVE。延迟电路226c可以将输出信号呈现给延迟电路226d和/或门220e的第二输入。延迟电路226d可以将输出呈现给门220d。门220d可以对延迟电路226d的输出执行逻辑NOT运算。门220d的输出可以被呈现给门220e的第一输入。门220e可以对门220d的输出和延迟电路226c的输出执行逻辑NAND运算。门22e的输出可以是信号RSTB_T_PHASE2。

门220c可以接收信号PWM_MASTER。门220c可以执行逻辑NOT操作。门220c可以将输出呈现给门220f的第二输入。门220f可以在第一输入处接收信号EN_TIMER。门220f可以对信号EN_TIMER和反相的信号PWM_MASTER执行逻辑NAND运算。门220f的输出可以被呈现给门220h的第二输入。

门220g可以对信号TIMER_RDY执行逻辑NOT运算。门220g的输出可以被呈现给门220h的第一输入。门220h可以对反相的信号TIMER_RDY和门220f的输出执行逻辑AND运算。门220h的输出可以被呈现给门220i的第一输入。

比较器228可以接收信号VREF和/或信号VOUT。比较器228可以将输出呈现给门220L的第二输入。门220i可以接收来自门220h的输出的第一输入、来自比较器228的输出的第二输入和/或第三输入。门220i的第三输入可以是信号IM。门220i可以执行逻辑OR运算。门220i的输出可以被呈现给多路复用器230的选择输入。

多路复用器230可以包括第一输入、第二输入、选择输入和输出。多路复用器230的第一输入可以接收信号DLY1。例如，多路复用器230的第一输入可以接收SLAVE_PULSE信号。多路复用器230的第二输入可以接收信号A_MASTER。选择信号可以从门220i接收。如果主电路102已触发信号IM，那么决策逻辑电路182可以被配置为将信号A_MASTER作为信号A_SLAVE直接旁路(例如，来自门220i的选择输入可以选择多路复用器230的第二输入)。将信号A_MASTER作为信号A_SLAVE传递可以允许从电路104根据信号VOUT的状态(例如，负载50的暂态条件)进行开关。例如，从电路104的输出可以不被主电路102的电流信号IM阻塞。多路复用器230的输出可以呈现信号A_SLAVE。信号A_SLAVE可以被呈现给从电路104的逻辑电路286。

参考图6，示出了图示电流平衡的示例实施方式250的图。示例实施方式250可以实现一种用于执行电流平衡和/或调校操作的方法(例如，采样和保持方法)。可以由装置100实现其它方法以执行电流平衡。电流平衡的方法可以根据特定实施方式的设计准则而变化。

示例电流平衡实施方式250可以包括电流感测电路130a-130b、电流平衡计算电路194'和/或电流差数字代码电路196。在所示的示例中，电流感测电路130a可以接收电感器电流IM，电流感测电路130b可以接收电感器电流IS，并且电流差数字代码电路196可以呈现信号(例如，TON2_CODE<N:0>)。

电流平衡计算电路194'可以包括方框(或电路)252a-252b和/或方框(或电路)254。电路252a-252b可以各自实现采样和保持电路。电路254可以是求和电路。电流平衡计算电路194'可以包括其它部件(未示出)。电流平衡计算电路194'的部件的数量、类型和/或布置可以根据特定实施方式的设计准则而变化。

采样和保持电路252a可以从电流感测电路130a接收输入。采样和保持电路252a可以被配置为采样来自电流感测电路130a的输出。例如，采样和保持电路252a可以采样信号IM的最大值(例如，IM_MAX)。采样和保持电路252a可以接收信号(例如，SAMPLE_VCS1)。信号SAMPLE_VCS1可以是与决定窗口对应的使能信号。采样和保持电路252a可以保持最大值IM_MAX直到决定窗口为止。采样和保持电路252a可以在决定窗口期间将信号IM_MAX呈现给求和电路254。

采样和保持电路252b可以从电流感测电路130b接收输入。采样和保持电路252b可以被配置为采样来自电流感测电路130b的输出。例如，采样和保持电路252b可以采样信号IS的最大值(例如，IS_MAX)。采样和保持电路252a可以接收信号(例如，SAMPLE_VCS2)。信号SAMPLE_VCS2可以是与决定窗口对应的使能信号。采样和保持电路252b可以保持最大值IS_MAX直到决定窗口为止。采样和保持电路252b可以在决定窗口期间将信号IS_MAX呈现给求和电路254。

求和电路254可以被配置为在决定窗口期间从采样和保持电路252a接收最大电流值IM_MAX和/或从采样和保持电路252b接收最大电流值IS_MAX。求和电路254可以被配置为在决定窗口期间比较和/或确定IM_MAX与IS_MAX的差。求和电路254可以将表示最大电流IM_MAX与最大电流IS_MAX之间的电流差的信号(例如，I_DIFF)呈现给电流差数字代码电路196。电流差数字代码电路196可以基于所确定的电流差(例如，基于信号I_DIFF)来生成信号TON2_CODE<N:0>。信号TON2_CODE<N:0>可以是由动态调校电路198用来生成信号DTUNE(例如，用于下一个导通时间TON2)的递增或递减数字代码。

参考图7，示出了图示电流平衡的替代示例实施方式250'的图。示例实施方式250'可以实现一种用于执行电流平衡和/或调校操作的方法(例如，偏移方法)。可以由装置100实现其它方法以执行电流平衡。电流平衡的方法可以根据特定实施方式的设计准则而变化。

示例电流平衡实现250'可以包括电流感测电路130a-130b、电流平衡计算电路194”和/或电流差数字代码电路196。在所示的示例中，电流感测电路130a可以接收电感器电流IM，电流感测电路130b可以接收电感器电流IS，并且电流差数字代码电路196可以呈现信号TON2_CODE<N:0>。

电流平衡计算电路194”可以包括方框(或电路)260和/或方框(或电路)262。电路260可以实现偏移生成器电路。电路262可以是电流求和电路。电流平衡计算电路194”可以包括其它部件(未示出)。电流平衡计算电路194”的部件的数量、类型和/或布置可以根据特定实施方式的设计准则而变化。

偏移生成器260可以知道相位延迟T_PHASE和/或电感器电流IM的已知斜率(例如，基于电感器电流IM在时间T_PHASE的值和最大电流值IM_MAX)。偏移生成器电路260可以被配置为确定最大电流值IM_MAX与在从电流处于最大以获取值IS_MAX时(例如，自检测到最大电流值IM_MAX起时间T_PHASE之后)的从电流IS之间的偏移。在决定窗口期间，电流求和电路262可以实时地将主电感器电流IM与值IS_MAX进行比较(例如，执行电流感测比较)。

在决定窗口期间，在具有主电流IM的已知偏移的情况下，电流求和电路262可以生成电流差(例如，信号I_DIFF)。电流差数字代码电路196可以基于相位差(例如，基于信号I_DIFF)生成信号TON2_CODE<N:0>。信号TON2_CODE<N:0>可以是由动态调校电路198用来生成信号DTUNE(例如，用于下一个导通时间TON2)的递增或递减数字代码。

参考图8，示出了图示用于为从电路104生成导通时间的示例拓扑250”的图。示例拓扑250”可以是用于实现联系图6描述的采样和保持电流比较方法的示例拓扑。示例拓扑250”可以包括电流感测电路130a-130b、采样和保持电路252a'-252b'、求和电路254'、电流差数字代码电路196、动态调校电路198和/或生成器电路184。示例拓扑250”可以包括其它部件(未示出)。示例拓扑250”的部件的数量、类型和/或布置可以根据特定实施方式的设计准则而变化。

采样和保持电路252a'可以包括开关(例如，Sa)、电阻器(例如，Ra)和/或电容器(例如，Ca)。类似地，采样和保持电路252b'可以包括开关(例如，Sb)、电阻器(例如，Rb)和/或电容器(例如，Cb)。闭合开关Sa-Sb可以使电阻器Ra-Rb和/或电容器Ca-Cb的相应组合能够采样并保持相应的最大电流(例如，针对采样和保持电路252a'的最大电流IM_MAX和针对采样和保持电路252b'的最大电流IS_MAX)。信号SAMPLE_VCS1可以控制开关Sa。信号SAMPLE_VCS1可以具有用于由EN_MASTER_SAMPLE＝MASTER_SAMPLE_WINDOW x VCS_PULSE_MASTER限定的主电路102的采样窗口。信号SAMPLE_VCS2可以控制开关Sb。信号SAMPLE_VCS2可以具有由EN_SLAVE_SAMPLE＝SLAVE_SAMPLE_WINDOW x VCS_PULSE_SLAVE限定的从电路104的采样窗口。

求和电路254'可以包括比较器270和/或逻辑门272。比较器270的负输入可以接收最大主电流值IM_MAX(例如，由采样和保持电路252a'生成)。比较器270的正输入可以接收最大从电流值IS_MAX(例如，由采样和保持电路252b'生成)。比较器270可以确定电流差并生成信号I_DIFF。信号I_DIFF可以被呈现给逻辑门272的第一输入。逻辑门272的第二输入可以接收信号(例如，READY_COMP)。信号READY_COMP可以被实现为启用比较。例如，当信号READY_COMP被断言时，逻辑门可以执行逻辑AND运算以通过电流差比较信号I_DIFF。

电流差数字代码电路196可以包括触发器274和/或逻辑门276。在示例中，触发器274可以是D触发器。电流差数字代码电路196可以接收信号I_DIFF和/或信号(例如，EN_LATCH)。信号I_DIFF可以由触发器274的D输入接收。信号EN_LATCH可以被呈现给触发器274的时钟输入。触发器274的输出可以呈现信号(例如，INC_DEC)。逻辑门276可以对信号EN_LATCH执行逻辑NOT运算。信号INC_DEC和反相的信号EN_LATCH(例如，一起是信号TON2_CODE<N:0>)可以被呈现给动态调校电路198。

动态调校电路298可以接收信号INC_DEC。反相的信号EN_LATCH可以由动态调校电路298的时钟输入接收。动态调校电路298可以被配置为响应于信号INC_DEC和/或反相的信号EN_LATCH而生成信号DTUNE。动态调校电路298可以将信号DTUNE呈现给生成器电路284。

参考图9，示出了图示示例控制逻辑拓扑300的图。控制逻辑拓扑300可以是实现用于联系图6描述的采样和保持电流比较方法的控制逻辑的示例拓扑。控制逻辑拓扑300可以被配置为生成信号MASTER_SAMPLE_WINDOW、信号EN_LATCH、信号SLAVE_SAMPLE_WINDOW(例如，各自联系图8示出)和/或信号(例如，RSTB_ARM_LATCH)。控制逻辑拓扑300可以接收信号VCS_PULSE_MASTER和/或信号VCS_PULSE_SLAVE。

控制逻辑拓扑300可以包括方框(或电路)302a-302j、方框(或电路)304a-304d和/或方框(或电路)306a-306d)。电路302a-302j可以实现数字逻辑电路系统。例如，电路302a-302j可以包括逻辑AND门、逻辑NAND门、逻辑NOR门、逻辑NOT门和/或等效电路。电路304a-304d可以实现触发器电路(例如，D触发器)。电路306a-306d可以实现延迟电路。在所示的示例中，延迟电路306a-306d可以可操作为执行10ns延迟。控制逻辑拓扑300可以包括其它部件(未示出)。控制逻辑拓扑300的部件的数量、类型和/或布置可以根据特定实施方式的设计准则而变化。

逻辑门302a可以接收信号VCS_PULSE_MASTER。逻辑门302a可以执行逻辑NOT操作。反相的信号VCS_PULSE_MASTER可以被呈现给触发器304a的时钟输入。触发器304a的D输入可以接收输入。触发器304a的复位输入可以接收信号RSTB_ARM_LATCH。触发器304a可以呈现信号(例如，MASTER_ARMED)。信号MASTER_ARMED可以被呈现给触发器304c的D输入、逻辑门302d的第一输入和/或逻辑门302c的第一输入。

反相的信号VCS_PULSE_MASTER可以被呈现给触发器304c的时钟输入。触发器304c的D输入可以接收信号MASTER_ARMED。触发器304c的复位输入可以接收信号RSTB_ARM_LATCH。触发器304c可以将输出呈现给逻辑门302d的第二输入。逻辑门302d可以被配置为对信号MASTER_ARMED和触发器304c的输出执行逻辑NOR运算。逻辑门302d的输出可以是信号MASTER_SAMPLE_WINDOW。

逻辑门302b可以接收信号VCS_PULSE_SLAVE。逻辑门302b可以执行逻辑NOT运算。反相的信号VCS_PULSE_SLAVE可以被呈现给触发器304b的时钟输入。触发器304b的D输入可以接收输入。触发器304b的复位输入可以接收信号RSTB_ARM_LATCH。触发器304b可以呈现信号(例如，SLAVE_ARMED)。信号SLAVE_ARMED可以被呈现给触发器304d的D输入、逻辑门302e的第一输入和/或逻辑门302c的第二输入。

反相的信号VCS_PULSE_SLAVE可以被呈现给触发器304d的时钟输入。触发器304d的D输入可以接收信号SLAVE_ARMED。触发器304d的复位输入可以接收信号RSTB_ARM_LATCH。触发器304d可以将输出呈现给逻辑门302e的第二输入。逻辑门302e可以被配置为对信号SLAVE_ARMED和触发器304d的输出执行逻辑NOR运算。逻辑门302e的输出可以是信号SLAVE_SAMPLE_WINDOW。

逻辑门302c可以在第一输入处接收信号MASTER_ARMED并且在第二输入处接收信号SLAVE_ARMED。逻辑门302c可以执行逻辑AND运算。逻辑门302c的输出可以是信号(例如，READY_COMP)。延迟电路306a可以接收信号READY_COMP。延迟电路306a可以执行延迟操作和/或生成信号(例如，DLY3)。信号DLY3可以被呈现给逻辑门302g的第一输入和/或延迟电路306b的输入。

延迟电路306b可以接收电路DLY3。延迟电路306b可以执行延迟操作和/或呈现输出信号(例如，DLY4)。信号DLY4可以被呈现给逻辑门302f的输入。逻辑门302f可以对信号DLY4执行逻辑NOT运算。逻辑门302f可以将反相的信号DLY4呈现给逻辑门302g的第二输入。逻辑门302g可以被配置为对信号DLY3和反相的信号DLY4执行逻辑AND运算。逻辑门302g可以生成输出信号EN_LATCH。

延迟电路306c可以接收信号DLY4。延迟电路306c可以执行延迟操作和/或生成信号(例如，DLY5)。信号DLY5可以被呈现给逻辑门302j的第二输入和/或延迟电路306d的输入。延迟电路306d可以接收信号DLY5。延迟电路306d可以执行延迟操作和/或生成信号(例如，DLY6)。信号DLY6可以被呈现给逻辑门302h的输入和/或作为控制逻辑拓扑300的输出。逻辑门302h可以被配置为对信号DLY6执行逻辑NOT运算。信号DLY6可以被呈现给逻辑门302j的第一输入。逻辑门302j可以被配置为对反相的信号DLY6和信号DLY5执行逻辑NAND运算。逻辑门302j可以被配置为生成信号RSTB_ARM_LATCH。

参考图10，示出了图示针对负载降低暂态条件的自动相移的时序图350。时序图350可以包括波形352和/或波形354。波形352可以是主输出信号VMO的表示。波形354可以是从输出信号VSO的表示。示出了线356、线358、线360和/或线362。线356和线358之间的距离可以表示与相位延迟T_PHASE对应的时间量。线360和线362之间的距离可以表示与相位延迟T_PHASE对应的时间量。

在主波形352上示出了脉冲370、脉冲372和/或脉冲374。脉冲370可以表示第一导通时间TON1。导通时间370可以在与线356对应的时间开始。脉冲372被示为点线。点线脉冲372可以表示主波形352的预期的第二导通时间(例如，在负载50上没有暂态条件时在相位延迟T_PHASE之后)。脉冲374可以表示主波形352的第二导通时间。导通时间374可以在与线360对应的时间开始。示出了区域376和区域378。区域376可以表示与第一导通时间370对应的关断时间(例如，TOFF1)的最小量的时间量。区域378可以表示与第二导通时间374对应的关断时间(例如，TOFF1)的最小量的时间量。

在从波形354上示出了脉冲380和/或脉冲382。脉冲380可以表示从波形354的第一导通时间TON2。导通时间372可以在与线358对应的时间(例如，自导通时间370的开头起相位延迟T_PHASE之后)开始。脉冲382可以表示从波形354的第二导通时间。导通时间382可以在与线362对应的时间(例如，自导通时间374的开头起相位延迟T_PHASE之后)开始。示出了区域384和区域386。区域384可以表示与第一导通时间380对应的关断时间(例如，TOFF2)的最小量的时间量。区域384可以表示与第二导通时间382对应的关断时间(例如，TOFF2)的最小量的时间量。

装置100可以被配置为执行快速负载暂态响应的自动相移。当在负载50上出现暂态条件时，主电路102可以保持导通时间TON1，并且可以调整关断时间TOFF1以赶上负载50上的改变。当负载50的暂态条件是降低条件时，关断时间TOFF1可以增加。例如，主输出信号VMO与从输出信号VSO之间的相位差可以小于180度。装置100可以被配置为在负载50稳定时自动移位到180度。

主电路102可以自动延长关断时间TOFF1以赶上负载50上的暂态条件。在所示的示例中，可以在表示稳定条件下的下一个导通时间的时间处示出脉冲372，并且脉冲374可以表示响应于延长的关断时间的延迟的导通时间。从电路104可以在相位延迟T_PHASE之后接合(engage)导通时间TON2。从电路104可以跟随主电路102自动延长对应的关断时间TOFF2。

导通时间TON1的宽度可以基于VOUT/VIN(例如，类似于传统的COT)以确保开关频率。时段(例如，TSW)可以是脉冲370的开头与脉冲372的开头之间的时间量(例如，正常操作期间的T_PHASE的两倍)。可以基于主电路102的导通时间TON1、输入电压VIN和/或输出电压VOUT来确定相位延迟T_PHASE(例如，以启用180度的相移)。为了确保调节，(在斜坡补偿的情况下)当VFB＜VREF时，主电路102可以发起脉冲370。电流感测比较窗口可以在脉冲380和脉冲382之间出现(例如，以预测从电路104的下一个导通时间TON2)。可以通过基于电流平衡结果(例如，基于信号DTUNE)以导通时间TON1的宽度开始和/或数字地递增和递减该宽度来确定导通时间TON2的宽度。

可以基于等式(例如，TON1＝k*RON*CON*VOUT/VIN)确定导通时间TON1的宽度。可以基于等式(例如，TSW＝k*RON*CON)来确定时段TSW。可以基于等式(例如，T_PHASE＝1/2*TSW＝1/2*TON1*VIN/VOUT＝1/2*k*RON*CON)来确定相位延迟T_PHASE。值k可以是基于利用特定电容器(例如，CON)和电阻器(例如，RON)获得期望导通时间值而选择的常系数。

可以调整主电路102的值TOFF1以赶上负载50上的改变。为了装置100初始化导通脉冲，可以满足多个条件。一个条件可以是电感器电流(例如，IM和/或IS)可以不超过电流限制。另一个条件可以是输出电压VOUT可以下降到阈值以下。当负载50的条件是阶跃高条件时，输出电压VOUT可以更快地下降到阈值，这会导致主电路102的TOFF1值比稳态下更短。当负载50的条件是阶跃低条件时，输出电压VOUT可以更慢地下降到阈值，这会导致主电路102的TOFF1值比稳态下更长。

参考图11，示出了图示针对平缓的负载升高暂态条件的自动相移的时序图400。时序图400可以包括波形402和/或波形404。波形402可以是主输出信号VMO的表示。波形404可以是从输出信号VSO的表示。示出了线406、线408、线412和/或线414。线406和线408之间的距离可以表示与相位延迟T_PHASE对应的时间量。线412和线414之间的距离可以表示与相位延迟T_PHASE对应的时间量。

在主波形402上示出了脉冲420、脉冲422、脉冲424和/或脉冲426。脉冲420可以表示第一导通时间TON1。导通时间420可以在与线406对应的时间开始。脉冲422可以表示主波形402的第二导通时间。导通时间422可以在与线412对应的时间开始。脉冲424被示为点线。点脉冲424可以表示主波形402的预期的第二导通时间(例如，当负载50上没有暂态条件时)。示出了区域428和区域430。区域428可以表示与第一导通时间420对应的关断时间(例如，TOFF1)的最小量的时间量。区域430可以表示与第二导通时间422对应的关断时间(例如，TOFF1)的最小量的时间量。

在从波形404上示出了脉冲440和/或脉冲442。脉冲440可以表示从波形404的第一导通时间TON2。导通时间440可以在与线408对应的时间(例如，自导通时间420的开头起相位延迟T_PHASE之后)开始。脉冲442可以表示从波形404的第二导通时间。导通时间442可以在与线414对应的时间(例如，自导通时间422的开头起相位延迟T_PHASE之后)开始。示出了区域444和区域446。区域444可以表示与第一导通时间440对应的关断时间(例如，TOFF2)的最小量的时间量。区域446可以表示与第二导通时间442对应的关断时间(例如，TOFF2)的最小量的时间量。

在负载50上可能发生升高条件。取决于负载暂态的转换速率(slew rate)，会发生多种场景。在第一种场景中(例如，情况1)，负载50上的暂态条件可能不快(例如，负载改变不急剧)。当负载50上的暂态条件不快时，随后的导通时间TON1可以在相位延迟T_PHASE结束之后(例如，如联系图10所示的)。在第二种场景中(例如，情况2)，负载50上的暂态条件可能足够快。当负载50上的暂态条件足够快时，随后的导通时间TON1可以自脉冲440早于相位延迟T_PHASE的结尾(例如，如联系图11所示的)。在第三种场景中(例如，情况3)，负载50上的暂态条件可能非常快。当负载50上的暂态条件非常快时，电压VOUT可能下降至调节电压的98％以下。

当T_PHASE结束时(例如，在线408处)，导通时间TON2可以开始。主电路102与从电路104之间的相位差可以大于180度。电流感测电路130a-130b和/或电流平衡计算电路194可以在区域424期间(例如，在针对TON1的TOFF_MIN期间)完成采样和保持操作，和/或在区域444期间(例如，在导通时间TON2之后TOFF_MIN处)完成比较以确定电感器电流差。一旦负载50上的暂态条件安定下来，主电路102和/或从电路104就可以自动进入稳态(例如，在波形402与波形404之间具有180度的相位差)。

在所示的示例中，第一脉冲420和第二脉冲422(例如，线406和线412)之间的距离(例如，TSW)小于第一脉冲370和第二脉冲374(例如，联系图10示出的线356和线360)之间的距离(例如，TSW)。例如，对于波形352，第二导通时间374发生在预期的第二导通时间372之后，而对于波形402，第二导通时间422发生在预期的第二导通时间424之前。

参考图12，示出了图示针对快速的负载升高暂态条件的自动相移的时序图450。时序图450可以包括波形452和/或波形454。波形452可以是主输出信号VMO的表示。波形454可以是从输出信号VSO的表示。示出了线456、线458、线460和/或线462。线456和线460之间的距离可以表示与期望的相位延迟T_PHASE对应的时间量。线458和线462之间的距离可以表示与相位延迟T_PHASE对应的时间量。

在主波形452上示出了脉冲470、脉冲472、脉冲474和/或脉冲476。脉冲470可以表示第一导通时间TON1。导通时间470可以在与线456对应的时间开始。脉冲472可以表示主波形452的第二导通时间。导通时间472可以在与线458对应的时间开始。脉冲474可以表示主波形452的第三导通时间。脉冲476被示为点线。点脉冲476可以表示主波形452的期望的第二导通时间(例如，当负载50上没有暂态条件时)。示出了区域478和区域480。区域478可以表示与第一导通时间470对应的关断时间(例如，TOFF1)的最小量的时间量。区域480可以表示与第二导通时间472对应的关断时间(例如，TOFF1)的最小量的时间量。

在从波形454上示出了脉冲490和/或脉冲492。脉冲490可以表示从波形454的第一导通时间TON2。导通时间490可以在与线458对应的时间(例如，从导通时间470的开头起相位延迟T_PHASE之前)开始。脉冲492可以表示从波形454的第二导通时间。导通时间492可以在与线462对应的时间(例如，从导通时间472的开头起的相位延迟T_PHASE之后)之前开始。示出了区域494和区域496。区域494可以表示与第一导通时间490对应的关断时间(例如，TOFF2)的最小量的时间量。区域496可以表示与第二导通时间492对应的关断时间(例如，TOFF2)的最小量的时间量。

波形452和/或波形454可以代表当负载50上的改变非常急剧时的场景。导通时间490(例如，从电路104的TON2)可以与第二导通时间472(例如，主电路102的TON1)同时开始。例如，主电路102和从电路104可以提供同步的开关。电流感测电路130a-130b和/或电流平衡计算电路194可以在区域478期间(例如，在针对TON1 470的TOFF_MIN期间)发起采样和保持操作，和/或在区域494期间(例如，在导通时间TON2 490之后TOFF_MIN处)完成比较。一旦负载50上的暂态条件安定下来，随后的TON1 474就可以在相位延迟T_PHASE结束之后发生。然后，装置100可以进入联系图11描述的条件(例如，平缓的负载升高情况)，然后平稳地移至稳态条件。在所示的示例中，第一脉冲470和第二脉冲472(例如，线456和线458)之间的距离(例如，TSW)小于第一脉冲420和第二脉冲422(例如，联系图11所示的线406和线412)之间的距离(例如，TSW)。

参考图13，示出了图示示例多相恒定导通时间电流平衡的时序图500。示出了波形502、波形504和/或波形506。波形502可以表示主电流IM。波形504可以表示从电流IS。波形506可以表示电流比较决定窗口。可以使用电流感测电路130a-130b和/或电流平衡计算电路194来分析波形502和/或波形504以确定相位差，如联系图6所示。

示出了垂直线508、垂直线510、垂直线512和/或垂直线514。线508和线510之间的距离可以表示与相位延迟T_PHASE对应的时间量。线508和线512之间的距离可以表示与信号IM的电流感测窗口对应的时间量。线510和线514之间的距离可以表示与信号IS的电流感测窗口对应的时间量。

在波形502上示出了多个点520a-520d。在波形504上示出了多个点522a-522d。点520a一般可以与线508对应。点520a可以表示在信号IM的电流感测窗口期间信号IM的最大电流(例如，IM_MAX)。点520b可以表示在信号IM的电流感测窗口的结尾(例如，与线512对应)处的电流。点522a可以表示在信号IS的电流感测窗口期间信号IS的最大电流(例如，IS_MAX)。点522b可以表示在信号IS的电流感测窗口的结尾处的电流。在与IS_MAX值对应的时间(例如，在与线510对应的时间)示出了电流(例如，IM1)。点520c-520d和/或点522c-522d可以为信号IM和/或IS的下一个周期提供类似的表示。

在一些实施例中，装置100可以被配置为执行用于多相电流平衡的采样和保持方法(例如，联系图6示出)。在电流IM的感测窗口期间(例如，在线508和线512之间)，装置100可以在与点520a对应的时间采样最大主电流IM_MAX。在电流IS的感测窗口期间(例如，在线510和线514之间)，装置100可以在与点522a对应的时间采样最大从电流IS_MAX。最大主电流IM_MAX可以由采样和保持电路252a保持，并且最大从电流IS_MAX可以由采样和保持电路252b保持。在电流比较决定窗口530a期间，求和电路254可以比较最大主电流IM_MAX与最大从电流IS_MAX，并获得相位差(例如，I_DIFF)。响应于电感器电流差I_DIFF，电流差数字代码电路196可以为从电路104的下一个导通时间TON2生成(一个或多个)递增和/或递减数字代码。

在一些实施例中，装置100可以被配置为执行用于多相电流平衡的偏移方法(例如，联系图7示出)。在信号IM的感测窗口期间(例如，在线508和线512之间)，装置100可以确定信号IM的斜率。在电流IS的感测窗口期间(例如，在线510和线514之间)，装置100可以确定信号IS的斜率。由于相位延迟T_PHASE是已知的，因此装置100可以确定最大主电流IM_MAX与时间510处的电流IS之间的偏移可以是已知的。电路260和/或电路262可以被配置为在决定窗口530a期间使用电流IM的已知偏移来实时比较电流IM与最大从电流IS_MAX，以计算电感器电流差。电流差数字代码电路196可以为从电路104的下一个导通时间TON2生成(一个或多个)递增和/或递减数字代码。

可以基于等式(例如，D_IM＝[VOUT*T_PHASE]/L＝1/2*[k*RON*CON*VOUT]/L)确定电流IM的改变值。可以基于等式(例如，IS＝[IM*Rds]/Rs＝IM/n)确定电流IS的值。可以基于等式(例如，D_IS＝1/2*1/n*[k*RON*CON*VOUT]/L)确定电流IS的改变值。可以基于等式(例如，VSO＝1/2*1/n*[k*RN*RON*CON*VOUT]/L)确定从输出电压VSO的改变。

参考图14，示出了图示针对稳态负载条件的控制定时的时序图550。示出了波形560、波形562、波形564、波形566、波形568、波形570、波形572、波形574和/或波形576。波形560可以与信号A_MASTER对应。波形562可以与信号PWM_MASTER对应。波形564可以与信号EN_TIMER对应。波形566可以与信号TIMER_RDY对应。波形568可以与信号TIMER_RDY_DLY1(例如，DLY1和/或SLAVE_PULSE)对应。波形570可以与信号TIMER_RDY_DLY2(例如，DLY2)对应。波形572可以与信号RSTB_T_PHASE1对应。波形574可以与信号A_SLAVE对应。波形576可以与信号PWM_SLAVE对应。

示出了垂直线552、垂直线554、垂直线556和/或垂直线558。如联系图5所示(例如，多路复用器230的输出)，信号A_SLAVE可以与信号SLAVE_PULSE和/或信号A_MASTER对应。在线552和线554之间的时间期间，信号A_SLAVE可以等于信号A_MASTER。在线554和线556之间的时间期间，信号A_SLAVE可以等于信号SLAVE_PULSE。在线556和线558之间的时间期间，信号A_SLAVE可以等于信号A_MASTER。

波形560被示为具有脉冲580a-580b。波形562被示为具有脉冲582a-582b。波形564被示为具有脉冲584a-584b。波形566被示为具有脉冲586a-586b。波形568被示为具有脉冲588a-588b。波形570被示为具有脉冲590a-590b。波形572被示为具有脉冲592a-592b。波形574被示为具有脉冲594a-594b。波形576被示为具有脉冲596a-596b。

在所示的示例中，相位延迟T_PHASE被示为信号EN_TIMER的脉冲584a的宽度。在所示的示例中，信号SLAVE_PULSE的脉冲588a可以具有与信号PWM_SLAVE的脉冲596a相同的开始时间(例如，与线554对应)。

为了执行自动相移，在正常条件期间(例如，负载50处的稳态)，在信号PWM_MASTER已经被断言之后，信号A_MASTER可以保持低，直到T_PHASE定时器(例如，信号EN_TIMER)结束为止。在信号EN_TIMER完成之后(例如，在线554处)，信号PWM_SLAVE可以接合。在信号EN_TIMER结束之后，可以生成复位脉冲以使定时器复位(例如，信号RSTB_T_PHASE1上的脉冲592a)。例如，如果从电流IS被触发和/或停留，那么信号A_SLAVE可能无法唤醒信号PWM__SLAVE。

参考图15，示出了图示针对高阶跃负载条件的控制定时的时序图600。示出了垂直线602a-602h。示出了波形604、波形606、波形608、波形610、波形612、波形614、波形616、波形618、波形620和/或波形622。波形604可以与信号A_MASTER对应。波形606可以与信号PWM_MASTER对应。波形608可以与信号EN_TIMER对应。波形610可以与信号TIMER_RDY对应。波形612可以与信号TIMER_RDY_DLY1(例如，信号DLY1和/或SLAVE_PULSE)对应。波形614可以与信号TIMER_RDY_DLY2(例如，信号DLY2)对应。波形616可以与信号RSTB_T_PHASE1对应。波形618可以与信号A_SLAVE对应。波形620可以与信号PWM_SLAVE对应。波形622可以与信号RSTB_T_PHASE2对应。

波形604被示为具有脉冲630a-630b。例如，脉冲630a可以是长脉冲，而脉冲630b可以是短脉冲。波形606被示为具有脉冲632a-632d。波形608被示为具有脉冲634a-634d。脉冲634d可以比脉冲634a-634c更长。波形610被示为具有脉冲636。波形612被示为具有脉冲638。波形614被示为具有脉冲640。波形616被示为具有脉冲642。波形618被示为具有脉冲644a-644d。波形620被示为具有脉冲646a-646d。波形622被示为具有脉冲648a-648d。

线602a-602b可以表示信号A_SLAVE的脉冲644a的宽度。线602c-602d可以表示信号A_SLAVE的脉冲644b的宽度。线602e-602f可以表示信号A_SLAVE的脉冲644c的宽度。线602g-602h可以表示信号A_SLAVE的脉冲644d的宽度。脉冲632a-632c可以在脉冲644a-644c的开头处结束(例如，在时间602a、时间602c和时间602e)。信号PWM_SLAVE的脉冲646a-646c可以在脉冲644a-644c的开头处被断言(例如，在时间602a、时间602c和时间602e)。信号RSTB_T_PHASE2的脉冲648a-648c可以在与信号EN_TIMER的脉冲634a-634c的下降沿相同的时间(例如，在时间602b、时间602d、信号602f)被断言。脉冲638、脉冲642、脉冲644d和脉冲646d可以在时间602g处被断言。脉冲640和脉冲648d可以在时间602h处被断言。

为了响应于负载50处的负载阶跃高条件而执行自动相移，在信号PWM_MASTER已经被断言之后，信号A_MASTER可以在T_PHASE定时器(例如，信号EN_TIMER)结束之前保持高(或者被断言回到高)。当信号PWM_MASTER等于逻辑0(或逻辑低值)并且信号EN_TIMER等于逻辑1(或逻辑高值)时，信号A_SLAVE可以与信号A_MASTER相同以启用快速响应。一旦在信号A_SLAVE上检测到逻辑高值，就可以接合信号PWM_SLAVE的脉冲646a-646d之一(如果电流IS等于0)。信号PWM_SLAVE的当前值可以向T_PHASE定时器生成复位脉冲。

参考图16，示出了图示针对电流平衡的定时序列的时序图650。时序图650可以是联系图6描述的电流平衡的采样和保持方法的定时序列。

示出了信号组652。信号组652可以包括信号(例如，LG_PRE、LG_DET_H、EN、EN_SAMPLE和/或EN_OUT)。示出了信号组654。信号组654可以是对应于稍后时间的与信号组652中相同的信号。

示出了波形656、波形658、波形660、波形662、波形664、波形666、波形668、波形670和/或波形672。波形656可以表示信号VCS_PULSE_MASTER。波形658可以表示信号MASTER_ARMED(锁存)。波形660可以表示信号MASTER_SAMPLE_WINDOW。波形662可以表示信号VCS_PULSE_SLAVE。波形664可以表示信号SLAVE_ARMED(锁存)。波形666可以表示信号SLAVE_SAMPLE_WINDOW。波形668可以表示信号READY_COMP。波形670可以表示信号EN_LATCH。波形672可以表示信号RSTB_ARM_LATCH。

当波形660(例如，MASTER_SAMPLE_WINDOW)处于逻辑高值时，为了执行电感器电流比较采样和保持方法，当波形656(例如，VCS_PULSE_MASTER)是逻辑高值时可以采样主电感器电流IM。一旦采样和保持完成(例如，由电路252a执行)，就可以通过将信号MASTER_ARMED断言为逻辑高值来准备好(arm)主设备侧。在所示的示例中，在波形656的负转变之后，波形658可以具有正转变。逻辑高处的波形658可以指示对主电路102的采样和保持就绪。

当波形666(例如，SLAVE_SAMPLE_WINDOW)处于逻辑高值时，为了执行电感器电流比较采样和保持方法，当波形662(例如，VCS_PULSE_SLAVE)是逻辑高值时可以采样从电感器电流IS。一旦采样和保持完成(例如，由电路252b执行)，就可以通过将信号SLAVE_ARMED断言为逻辑高值来准备好从设备侧。在所示的示例中，在波形662的负转变之后，波形664可以具有正转变。处于逻辑高的波形664可以指示对从电路104的采样和保持就绪。

当两个准备好的信号(例如，波形658和波形664)都被断言处于逻辑高值时，波形668(例如，READY_COMP)可以被断言为逻辑高值。当波形668是逻辑高值时，可以执行电流差比较(例如，通过电路254)。在波形670(例如，EN_LATCH)被断言为逻辑高值的情况下，比较结果(例如，I_DIFF)可以被锁存。在具有波形666的锁存器活动性返回到逻辑低值之后，电感器电流差比较可以完成。准备好的条件(例如，波形658和波形664)各自可以利用波形672(例如，RSTB_ARM_LATCH)的逻辑低脉冲来复位。

参考图17，示出了方法(或过程)700。方法700可以使用采样和保持来递增地调整从电路104的导通时间。方法700一般包括步骤(或状态)702、决定步骤(或状态)704、决定步骤(或状态)706、步骤(或状态)708、步骤(或状态)710、步骤(或状态)712、决定步骤(或状态)714、步骤(或状态)716、步骤(或状态)718、步骤(或状态)720和步骤(或状态)722。

状态702可以开始方法700。接下来，方法700可以移至决定状态704。在决定状态704中，动态调校电路198可以确定信号INC_DEC的值是0还是1。例如，触发器274可以响应于相位差信号I_DIFF(联系图8示出)来生成信号INC_DEC。如果信号INC_DEC的值为0，那么方法700可以移至决定状态706。

在决定状态706中，动态调校电路198可以确定递减值(例如，DEC<3:0>)是否小于最大值(例如，MAX<3:0>)。如果递减值不小于最大值，那么方法700可以移至状态708。在状态708中，动态调校电路198可以保持递减值DEC<3:0>和/或保持递增值(例如，INC<3:0>)。接下来，方法700可以移至状态722。

在决定状态706中，如果递减值小于最大值，那么方法700可以移至状态710。在状态710中，动态调校电路198可以基于值(例如，SEP<1:0>)来(例如，数字地)调整递减值DEC<3:0>。在示例中，先前的递减值可以增加该值(例如，DEC<3:0>＝DEC<3:0>+SEP<l:0>)。接下来，在状态712中，动态调校电路198可以保持递增值INC<3:0>。接下来，方法700可以移至状态722。

在决定状态704中，如果信号INC_DEC具有值1，那么方法700可以移至决定状态714。在决定状态714中，动态调校电路198可以确定递增值INC<3:0>是否小于最大值MAX<3:0>。如果递增值小于最大值，那么方法700可以移至状态716。在状态716中，动态调校电路198可以基于值SEP<1:0>来(例如，数字地)调整递增值INC<3:0>。在示例中，先前的递增值可以增加该值(例如，INC<3:0>＝INC<3:0>+SEP<1:0>)。接下来，在状态718中，动态调校电路718可以保持递减值DEC<3:0>。接下来，方法700可以移至状态722。

在决定状态714中，如果动态调校电路198确定递增值不小于最大值，那么方法700可以移至状态720。在状态720中，动态调校电路198可以保持递增值INC<3:0>和/或保持递减值DEC<3:0>(例如，不执行数字调整)。接下来，方法700可以移至状态722。状态722可以结束方法700。

值DEC、值INC、值MAX和/或值SEP可以各自是定制的参数。例如，装置100的设计者可以限制调校范围和/或调校速度。调校范围可以受MAX值和/或MIN值的限制。调校速度可以受SEP值的限制。INC_DEC的值可以由电流差数字代码电路196确定并呈现为动态调校电路198的输入(联系图8示出)。

参考图18，示出了方法(或过程)750。方法750可以动态地调校从电路104的导通时间。方法750一般包括步骤(或状态)752、步骤(或状态)754、步骤(或状态)756、步骤(或状态)758、步骤(或状态)760、决定步骤(或状态)762、决定步骤(或状态)764、步骤(或状态)766、步骤(或状态)768、步骤(或状态)770、决定步骤(或状态)772、步骤(或状态)状态774、步骤(或状态)776、步骤(或状态)778、步骤(或状态)780和步骤(或状态)782。

状态752可以开始方法750。在状态754中，电流感测电路130a可以确定VCS感测结果(例如，最大主电流值IM_MAX)。接下来，在状态756中，动态调校电路198可以预设递增/递减步长(step)大小设置(例如，数字调整的量)。例如，递增值可以被设置为INC<K:0>，而递减值可以设置为DEC<K:0>，其中K表示步长设置。接下来，在状态758中，电流感测电路130b可以确定VCS感测结果(例如，最大从电流值IS_MAX)。在状态760中，电流平衡计算电路194可以确定相位差代码(例如，I_DIFF<M:0>)。相位差信号I_DIFF可以呈现给电流差数字代码电路196。接下来，方法750可以移至决定状态762。

在决定状态762中，电流差数字代码电路196可以确定是递增、递减还是保持信号TON2_CODE<N:0>的值。例如，可以基于相位差代码信号I_DIFF<M:0>来确定是递增、递减还是保持信号TON2_CODE<N:0>。如果电流差数字代码电路196确定递增，那么方法750可以移至决定状态764。

在决定状态764中，电流差数字代码电路196可以确定信号INC<K:0>是否在范围内。例如，可以存在信号TON2<N:0>的最大值和最小值，并且随着TON2<N:0>增大/减小，信号TON2<N:0>可以达到最大/最小边界。如果信号INC<K:0>不在范围内，那么方法750可以移至状态766。在状态766中，动态调校电路198可以递增步长的最大数量。接下来，在状态768中，动态调校电路198可以将标志发送到主电路102。该标志可以是从电路104的调校已经达到最大范围的对主电路102的通知。接下来，方法750可以移至状态782。

在决定状态764中，如果信号INC<K:0>在范围内，那么方法750可以移至状态770。在状态770中，电流差数字代码电路196可以递增信号TON2_CODE<N:0>。例如，信号TON2_CODE<N:0>可以向动态调校电路198提供代码以递增从电路104的导通时间TON2(例如，TON2<N:0>＝TON2<N:0>+INC<K:0>)。接下来，方法750可以移至状态782。

在决定状态762中，如果电流差数字代码电路196确定递减，那么方法750可以移至决定状态772。在决定状态772中，电流差数字代码电路196可以确定信号DEC<K:0>是否在范围内。如果信号DEC<K:0>在范围内，那么方法750可以移至状态774。在状态774中，电流差数字代码电路196可以递减信号TON2_CODE<N:0>。例如，信号TON2_CODE<N:0>可以向动态调校电路198提供代码以递减从电路104的导通时间TON2(例如，TON2<N:0>＝TON2<N:0>-DEC<K:0>)。接下来，方法750可以移至状态782。

在决定状态772中，如果信号DEC<K：0>不在范围内，那么方法750可以移至状态776。在状态776中，动态调校电路198可以递减步长的最大数量。接下来，在状态778中，动态调校电路198可以将标志发送到主电路102。接下来，方法750可以移动到状态782。

在决定状态762中，如果电流差数字代码电路196确定要保持信号TON2_CODE<N:0>的值，那么方法750可以移至状态780。在状态780中，电流差数字代码电路196可以保持先前的数字代码值(例如，TON2_CODE<N:0>＝TON2_CODE<N:0>)。接下来，方法750可以移至状态782。状态782可以结束方法750。

由图1-图18执行的功能可以使用常规通用处理器、数字计算机、微处理器、微控制器、RISC(精简指令集计算机)处理器、CISC(复杂指令集计算机)处理器、SIMD(单指令多数据)处理器、信号处理器、中央处理单元(CPU)、算术逻辑单元(ALU)、视频数字信号处理器(VDSP)和/或类似的计算机器中的一种或多种来实现，其根据说明书的教导编程，如对于(一个或多个)相关领域技术人员来说将是清楚的。熟练的程序员可以基于本公开的教导容易地准备适当的软件、固件、代码、例程、指令、操作码、微代码和/或程序模块，如对于(一个或多个)相关领域技术人员来说将是清楚的。软件一般由机器实施方式的一个或多个处理器从一种或若干种介质执行。

本发明还可以通过准备ASIC(专用集成电路)、平台ASIC、FPGA(现场可编程门阵列)、PLD(可编程逻辑设备)、CPLD(复杂可编程逻辑设备)、门海(sea-of-gates)、RFIC(射频集成电路)、ASSP(专用标准产品)、一个或多个单片集成电路、被布置为倒装芯片模块和/或多芯片模块一个或多个芯片或管芯来实现，或者通过互连常规部件电路的适当网络来实现，如本文所描述的，其修改对于(一个或多个)本领域技术人员将是清楚的。

因此，本发明还可以包括一种计算机产品，其可以是包括指令的一种或多种存储介质和/或一种或多种传输介质，该指令可以被用于对机器进行编程以执行根据本发明的一个或多个过程或方法。由机器执行计算机产品中包含的指令以及周围电路系统的操作可以将输入数据转换成存储介质上的一个或多个文件和/或代表物理对象或物质的一个或多个输出信号，诸如音频和/或视觉描绘。存储介质可以包括但不限于任何类型的盘，包括软盘、硬盘驱动器、磁盘、光盘、CD-ROM、DVD和磁光盘，以及诸如ROM(只读存储器)、RAM(随机存取存储器)、EPROM(可擦除可编程ROM)、EEPROM(电可擦除可编程ROM)、UVPROM(紫外线可擦除可编程ROM)、闪存、磁卡、光卡之类的电路，和/或任何类型的适于存储电子指令的介质。

本发明的元件可以形成一个或多个设备、单元、部件、系统、机器和/或装置的一部分或全部。设备可以包括但不限于服务器、工作站、存储阵列控制器、存储系统、个人计算机、膝上型计算机、笔记本计算机、掌上计算机、云服务器、个人数字助理、便携式电子设备、电池供电的设备、机顶盒、编码器、解码器、代码变换器、压缩器、解压缩器、预处理器、后处理器、发射器、接收器、收发器、密码电路、蜂窝电话、数码相机、定位和/或导航系统、医疗设备、抬头显示器、无线设备、音频记录、音频存储和/或音频播放设备、视频记录、视频存储和/或视频播放设备、游戏平台、外围设备和/或多芯片模块。(一个或多个)相关领域技术人员将理解的是，可以在其它类型的设备中实现本发明的元件，以满足特定应用的准则。

虽然已经在DDR4和/或DDR5应用的背景下描述了本发明的实施例，但是本发明不限于DDR4和/或DDR5应用，而是还可以被应用在其中可以存在不同传输线效应、交叉耦合效应、行波失真、相位改变、阻抗不匹配和/或线路失衡的其它高数据速率数字通信应用中。本发明解决与高速通信、灵活的时钟结构、指定的命令集和有损传输线相关的问题。可以预期下一代DDR提供提高的速度、更多的灵活性、额外的命令和不同的传播特点。本发明也可以可适用于与或者现有的(遗留的)存储器规范或者将来的存储器规范兼容实现的存储器系统。

当在本文与“是(is(are))”和动词结合使用时，术语“可以”和“一般”意在传达该描述是示例性的并且被认为足够广泛以涵盖本公开中给出的两个具体示例以及可以基于本公开得出的替代示例的意图。如本文所使用的，术语“可以”和“一般”不应当被解释为必然暗示省略对应元件的期望或可能性。

虽然已经参考本发明的实施例具体地示出和描述了本发明，但是本领域技术人员将理解的是，在不脱离本发明的范围的情况下，可以进行形式和细节上的各种改变。

Claims (15)

1.一种装置，包括：

第一电路，被配置为(a)生成具有经调节的电压的输出信号并且(b)维持具有第一导通时间和第一关断时间的恒定开关频率；以及

第二电路，被配置为(a)相对于所述输出信号基于相位延迟生成移位的信号并且(b)维持具有第二导通时间和第二关断时间的移位的频率，其中，(i)所述第二导通时间在所述第一导通时间之后相差所述相位延迟的恒定量，(ii)所述第二导通时间基于(a)所述第一导通时间和(b)负载的暂态条件，(iii)所述装置实现自动相移调整，(iv)在所述第一关断时间和所述第二关断时间期间在决定窗口内执行电流感测比较，以及(v)所述电流感测比较在所述输出信号的电流与所述移位的信号的电流之间实现逐周期电流比较以(i)确定所述第二电路的所述第二导通时间并且(ii)执行调校操作以达到电感器电流平衡。

2.如权利要求1所述的装置，其中，所述调校操作被配置为调整所述第二导通时间以使所述移位的信号的所述电流与所述输出信号的所述电流匹配。

3.如权利要求1所述的装置，其中，所述调校操作被配置为通过(i)数字递增和(ii)数字递减中的至少一个来调整所述第二导通时间，以实现快速电感器电流平衡。

4.如权利要求1至3中的任一项所述的装置，其中，所述自动相移调整被配置为在所述负载稳定时将所述恒定开关频率与所述移位的频率之间的相位差维持在180度。

5.如权利要求1至4中的任一项所述的装置，其中，保持所述第一导通时间并且调整所述第一关断时间以赶上由所述负载的所述暂态条件造成的改变。

6.如权利要求1至5中的任一项所述的装置，其中，(i)所述负载的所述暂态条件包括负载降低，(ii)所述第一关断时间被延长以赶上所述暂态条件，(iii)所述第二导通时间在所述相位延迟之后被断言，以及(iv)所述第二关断时间被自动延长以跟随所述第一关断时间。

7.如权利要求1至5中的任一项所述的装置，其中，(i)所述负载的所述暂态条件包括平缓的升高，(ii)所述第一关断时间减小，(iii)所述恒定开关频率与所述移位的频率之间的所述相位差小于180度，(iv)在所述决定窗口期间在所述第二关断时间之后执行所述电流感测比较，以及(v)当所述负载返回到稳态时，所述相位差自动返回到180度。

8.如权利要求1至5中的任一项所述的装置，其中，(i)所述负载的所述暂态条件包括快速的升高，(ii)所述第二导通时间在与下一个所述第一导通时间相同的时间被断言，(iii)所述恒定开关频率与所述移位的频率具有同步的开关，(iv)所述决定窗口在所述下一个所述第一导通时间之后结束，以及(v)随着所述暂态条件安定，所述第一关断时间增加，直到所述恒定开关频率与所述移位的频率之间的相位差自动返回到180度为止。

9.如权利要求1至8中的任一项所述的装置，其中，所述电流感测比较由所述第二电路实现。

10.如权利要求1至8中的任一项所述的装置，其中，所述电流感测比较包括：(i)在第一时间采样并保持所述输出信号的第一最大电流，(ii)在第二时间采样并保持所述移位的信号的第二最大电流，(iii)在所述决定窗口期间比较所述第一最大电流与所述第二最大电流，以及(iv)生成用于调整下一个所述第二导通时间的数字代码。

11.如权利要求1至8中的任一项所述的装置，其中，所述电流感测比较包括：(i)响应于(a)所述相位延迟和(b)斜率而确定(a)所述输出信号的第一最大电流与(b)所述移位的信号在第一时间的电流之间的偏移，(ii)在所述决定窗口期间基于所述偏移实时地比较(a)所述输出信号的电流与(b)所述移位的信号的第二最大电流，以及(iii)生成用于调整下一个所述第二导通时间的数字代码。

12.如权利要求1至11中的任一项所述的装置，其中，所述自动相移调整被配置为针对多相操作启用稳定相位对准。

13.如权利要求1至12中的任一项所述的装置，其中，所述调校操作实现(i)通过第一电感器的所述输出信号的所述电流和(ii)通过第二电感器的所述移位的信号的所述电流的动态调校。

14.如权利要求13所述的装置，其中，所述电感器电流平衡包括使通过所述第二电感器的所述移位的信号的所述电流与通过所述第一电感器的所述输出信号的所述电流匹配。

15.如权利要求1至14中的任一项所述的装置，其中，所述第二电路包括决策逻辑，所述决策逻辑被配置为从所述第一电路接收信号以生成用于确定所述决定窗口的定时信号。

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