CN112040089A - 基于fpga的用于监视器的多路信号零延时同步模块 - Google Patents

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Abstract

本发明提供基于FPGA的用于监视器的多路信号零延时同步模块，包括：SDI解码模块，用于对FPGA信号解码；信号选择模块，用于对SDI解码模块解码的多路信号选通；信号同步模块，用于对信号选择模块选通的不同步的信号进行零延时同步输出；4K或8K信号输出模块，用于将信号同步模块输出的同步信号封装为4K或8K信号并显示到屏体上。本发明提供的同步模块直接内嵌于FPGA内部，不需使用DDR，处理4K比现有技术减少2颗DDR3芯片，处理8K比现有技术减少4颗DDR4芯片；实现了模块化，实现了嵌入代码即可用，大幅度降低了4K/8K的开发难度；把信号做同步所造成的延迟减小到0.005ms以下，比现有技术提升大于3000倍。

Description

基于FPGA的用于监视器的多路信号零延时同步模块
技术领域
本发明涉及监视器技术领域，具体涉及基于FPGA的用于监视器的多路信号零延时同步模块。
背景技术
4K或8K监视器是广电领域的专业设备，要求图像高带宽低延迟无压缩传输，要求图像实时显示，低延迟图像处理是监视器的核心技术，低延时信号同步技术对于4K和8K监视器来说是一个技术难点。
视频传输过程中由于接口延迟不同，连线长度不同以及前端播放设备延时不同，往往到达监视器后多路信号的延时是有差异的，这就导致4K或8K监视器必须解决信号不同步的问题。其中4K监视器需要支持4根3G SDI输入4K信号的方式或者2根6G SDI输入4K信号的方式，8K监视器需要另外支持4根12G SDI输入8K信号，如果信号不同步，显示的画面将出现帧撕裂或者信号重影。
目前市场上现有的同步方案，采用双倍速率同步动态随机存储器简称DDR缓存一帧的方式做信号同步，由把信号做同步所造成的延迟大于等于16.7ms，处理4K图像同步需要2颗DDR3芯片，处理8K图像同步需要4颗DDR4芯片。
发明内容
为了克服上述现有技术存在的问题，本发明提供基于FPGA的用于监视器的多路信号零延时同步模块。
本发明的技术方案是：
基于FPGA的用于监视器的多路信号零延时同步模块，包括：
SDI解码模块，用于对FPGA信号解码；
信号选择模块，用于对SDI解码模块解码的多路信号选通；
信号同步模块，用于对信号选择模块选通的不同步的信号进行零延时同步输出；
4K或8K信号输出模块，用于将信号同步模块输出的同步信号封装为4K或8K信号并显示到屏体上。
作为本发明的进一步技术方案为，所述SDI解码模块包括4路12G SDI解码模块，每路12G SDI解码模块兼容3G SDI解码模式，其中每路12G SDI解码模式解出4路3G信号，3GSDI解码模式可以解出1路3G信号。
作为本发明的进一步技术方案为，所述信号选择模块对解出的16路信号选通4路。
作为本发明的进一步技术方案为，所述信号选通模块用于处理4K信号时可选择单根12G模式，四路3G模式或两路6G模式中任一种。
作为本发明的进一步技术方案为，所述信号选择模块用于处理8K信号时采用四路12G模式。
作为本发明的进一步技术方案为，所述4K或8K信号输出模块包括2SI和SQD两种封装格式。
作为本发明的进一步技术方案为，所述信号同步模块包括：
帧头定位模块，基于SDI帧格式中头文件信息，用于对帧头定位；
延迟计数器，基于帧头定位模块的结果，作为计数器的开始位置，并计算划窗的位置信息；
四个动态划窗模块，分别对应一路信号，根据延迟计数器计算的结果动态调整划窗位置；
门限判断模块，基于预设的门限，指示输出信号的时间，当4个划窗都达到门限时，将信号输出；
四个缓存模块，用于存储对应的动态划窗模块的信号。
作为本发明的进一步技术方案为，所述帧头定位模块，基于SDI帧格式中头文件信息，通过校验0x3ff 0x000 0x000查找到XYZ的位置，实现帧头定位。
本发明的有益效果为：
本发明提供的同步模块直接内嵌于FPGA内部，不需使用DDR，处理4K比现有技术减少2颗DDR3芯片，处理8K比现有技术减少4颗DDR4芯片；实现了模块化，实现了嵌入代码即可用，大幅度降低了4K/8K的开发难度；把信号做同步所造成的延迟减小到0.005ms以下，比现有技术提升大于3000倍。
附图说明
图1为本发明提出的基于FPGA的用于监视器的多路信号零延时同步模块结构图；
图2是本发明提出的信号同步模块结构图；
图3是本发明实施例的SDI帧结构中头文件格式图。
具体实施方式
以下将结合一种实施例和附图对发明的构思、具体结构及产生的技术效果进行清楚、完整地描述，以充分地理解本发明的目的、特征和效果。显然，所描述的实施例只是本发明的一部分实施例，而不是全部实施例，基于本发明的实施例，本领域的技术人员在不付出创造性劳动的前提下所获得的其他实施例，均属于本发明保护的范围。另外，专利中涉及到的SDI接口，只是一种实施例，也可以被其他能够传输视频的接口替换。
参见图1至图3，其中图1为本发明提出的基于FPGA的用于监视器的多路信号零延时同步模块结构图；图2是本发明提出的信号同步模块结构图；图3是本发明实施例的SDI帧结构中头文件格式图。
如图1所示，基于FPGA的用于监视器的多路信号零延时同步模块，包括：
SDI解码模块，用于对FPGA信号解码；
信号选择模块，用于对SDI解码模块解码的多路信号选通；
信号同步模块，用于对信号选择模块选通的不同步的信号进行零延时同步输出；
4K或8K信号输出模块，用于将信号同步模块输出的同步信号封装为4K或8K信号并显示到屏体上。
本发明提供的同步模块由信号做同步所造成的延迟小于0.005ms，比现有技术提升大于3000倍。本发明提供的同步模块直接内嵌于FPGA内部，不需使用DDR，处理4K比现有技术减少2颗DDR3芯片，处理8K比现有技术减少4颗DDR4芯片。本发明实现模块化，可移植性强，大幅度降低了4K/8K的开发难度。
本发明实施例中，SDI解码模块包括4路12G SDI解码模块，每路12G SDI解码模块兼容3G SDI解码模式，其中每路12G SDI解码模式解出4路3G信号，3G SDI解码模式可以解出1路3G信号。
具体为SDI解码模块包括4路12G的SDI的解码：12G SDI0，12G SDI1，12G SDI2 12GSDI3；每路12G的SDI可以解码出4个3G信号通道：CH0,CH1,CH2,CH3；4路12G SDI共解码出16路3G信号通道，且其中单根12G SDI所解码出的4路信号通道是同步的，但4路12G SDI本身是不同步的，即下表中每一行的四个通道是同步的，四行之间不同步：
SDI0CH0,SDI0CH1,SDI0CH2,SDI0CH3；
SDI1CH0,SDI1CH1,SDI1CH2,SDI1CH3；
SDI2CH0,SDI2CH1,SDI2CH2,SDI2CH3；
SDI3CH0,SDI3CH1,SDI3CH2,SDI3CH3。
本发明实施例中，信号选择模块对解出的16路信号选通4路；信号选择模块支持从16路信号通道中任意选出4路输出，或16路信号通道分别按4路一组打包成4路SDI信号输出，不改变其本身的信号同步关系。用于处理4K信号时支持3种选通模式：单根12G模式，四路3G模式，两路6G模式。其中单根12G模式支持单独选择SDI0的CH0～CH3，单独选择SDI1的CHO～CH3，单独选择SDI2的CH0～CH3，单独选择SDI3的CH0～CH3。其中4路3G模式支持组合选择SDI0CH0+SDI1CH0+SDI2CH0+SDI3CH0。其中两路6G模式支持组合选择SDI0的CH0～CH1+SDI1的CH0～CH1。信号选择模块用于处理8K信号时，支持1种选通模式：四路12G模式。其中4路12G模式支持组合选择SDI0 CH0～CH3+SDI1CH0～CH3+SDI2 CH0～CH3+SDI3 CH0～CH3。
其中，4K或8K信号输出模块包括2SI和SQD两种封装格式。
参见图2，信号同步模块包括：
帧头定位模块，基于SDI帧格式中头文件信息，用于对帧头定位；
延迟计数器，基于帧头定位模块的结果，作为计数器的开始位置，并计算划窗的位置信息；
四个动态划窗模块，分别对应一路信号，根据延迟计数器计算的结果动态调整划窗位置；
门限判断模块，基于预设的门限，指示输出信号的时间，当4个划窗都达到门限时，将信号输出；
四个缓存模块，用于存储对应的动态划窗模块的信号。
参见图3，帧头定位模块基于SDI帧格式中头文件信息，识别出每路信号的起始位置，通过校验0x3ff 0x000 0x000查找到XYZ的位置，实现帧头定位。并记录当前延迟信息，根据延迟信息计算出窗体滑动位置，动态调整窗体位置并填充缓存模块，在4路窗体同时到达门限位置时，同步输出数据，实现多路数据的完全同步输出，经过该模块同步后的不同通道间信号偏差小于2ns。
其中延迟计数器模块，基于帧头定位模块的结果，作为计数器的开始位置，并计算划窗的位置信息。其中4个划窗模块分别对应一路信号，基于延迟计数器模块计算的结果，动态调整划窗位置，并将信号存入相应的缓存模块。
门限判断模块基于预设的门限，指示输出信号的时间，当4个划窗都达到门限时，将信号输出，此时信号已同步。门限的大小决定了允许4路输入信号的时延差，即最后到达的信号比最先到达的信号延迟的时间。
本发明提供的同步模块把信号做同步所造成的延迟减小到0.005ms以下，比现有技术提升大于3000倍。本发明提供的同步模块直接内嵌于FPGA内部，不需使用DDR，处理4K比现有技术减少2颗DDR3芯片，处理8K比现有技术减少4颗DDR4芯片。本发明提供的同步模块使用资源极少，可以用低端FPGA实现，大幅度降低FPGA的成本。本发明提供的同步模块实现了模块化，实现了嵌入代码即可用，大幅度降低了4K/8K的开发难度。
以上对本发明进行了详细介绍，但是本发明不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。不脱离本发明的构思和范围可以做出许多其他改变和改型。应当理解，本发明不限于特定的实施方式，本发明的范围由所附权利要求限定。

Claims (8)

1.基于FPGA的用于监视器的多路信号零延时同步模块，其特征在于，包括：
SDI解码模块，用于对FPGA信号解码；
信号选择模块，用于对SDI解码模块解码的多路信号选通；
信号同步模块，用于对信号选择模块选通的不同步的信号进行零延时同步输出；
4K或8K信号输出模块，用于将信号同步模块输出的同步信号封装为4K或8K信号并显示到屏体上。
2.根据权利要求1所述的多路信号零延时同步模块，其特征在于，所述SDI解码模块包括4路12G SDI解码模块，每路12G SDI解码模块兼容3G SDI解码模式，其中每路12G SDI解码模式解出4路3G信号，3G SDI解码模式可以解出1路3G信号。
3.根据权利要求1所述的多路信号零延时同步模块，其特征在于，所述信号选择模块对解出的16路信号选通4路。
4.根据权利要求1所述的多路信号零延时同步模块，其特征在于，所述信号选通模块用于处理4K信号时可选择单根12G模式，四路3G模式或两路6G模式中任一种。
5.根据权利要求1所述的多路信号零延时同步模块，其特征在于，所述信号选择模块用于处理8K信号时采用四路12G模式。
6.根据权利要求1所述的多路信号零延时同步模块，其特征在于，所述4K或8K信号输出模块包括2SI和SQD两种封装格式。
7.根据权利要求1所述的多路信号零延时同步模块，其特征在于，所述信号同步模块包括：
帧头定位模块，基于SDI帧格式中头文件信息，用于对帧头定位；
延迟计数器，基于帧头定位模块的结果，作为计数器的开始位置，并计算划窗的位置信息；
四个动态划窗模块，分别对应一路信号，根据延迟计数器计算的结果动态调整划窗位置；
门限判断模块，基于预设的门限，指示输出信号的时间，当4个划窗都达到门限时，将信号输出；
四个缓存模块，用于存储对应的动态划窗模块的信号。
8.根据权利要求7所述的多路信号零延时同步模块，其特征在于，所述帧头定位模块，基于SDI帧格式中头文件信息，通过校验0x3ff 0x000 0x000查找到XYZ的位置，实现帧头定位。
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