CN112015334A - 记忆装置存取管理方法、记忆装置及其控制器、电子装置 - Google Patents

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Abstract

本发明公开了一种用来借助于信息排列进行一记忆装置的存取管理的方法以及相关设备(例如所述记忆装置及其控制器、以及电子装置)。所述方法可包括：当所述主装置发送一写入指令至所述记忆装置，利用所述存储器控制器依据数据产生分别对应于所述非挥发性存储器的多组记忆细胞的多个错误更正码(简称ECC)组块，以供建立所述多个ECC组块与所述多组记忆细胞之间的一对一映射；以及利用所述存储器控制器将所述多个ECC组块分别存储至所述多组记忆细胞中，以避免所述多个ECC组块的任两个ECC组块共享所述多组记忆细胞的相同组记忆细胞，以加强所述存储器控制器对于所述数据的读取效能。本发明能确保系统妥善地运作，以避免位错误率、系统可靠性降低等问题。

Description

记忆装置存取管理方法、记忆装置及其控制器、电子装置
技术领域
本发明是关于闪存的存取控制，尤指一种用来借助于信息排列进行一记忆装置的存取管理的方法以及相关设备(例如所述记忆装置及其控制器诸如所述记忆装置中的一存储器控制器、以及一电子装置)。
背景技术
近年来由于存储器的技术不断地发展，各种可携式或非可携式记忆装置(例如：分别符合SD/MMC、CF、MS、XD及UFS标准的记忆卡；又例如：固态硬盘(solid state drive,SSD)；又例如：分别符合UFS及EMMC规格的嵌入式(embedded)记忆装置)被广泛地实施于诸多应用中。因此，这些记忆装置中的存储器的存取控制遂成为相当热门的议题。
以常用的NAND型闪存而言，其主要可包括单阶细胞(single level cell,SLC)与多阶细胞(multiple level cell,MLC)两大类的闪存。单阶细胞闪存中的每个被当作记忆细胞(memory cell)的晶体管只有两种电荷值，分别用来表示逻辑值0与逻辑值1。另外，多阶细胞闪存中的每个被当作记忆细胞的晶体管的存储能力则被充分利用，是采用较高的电压来驱动，以通过不同级别的电压在一个晶体管中记录至少两位的信息(诸如00、01、11、10)。理论上，多阶细胞闪存的记录密度可以达到单阶细胞闪存的记录密度的至少两倍，这对于曾经在发展过程中遇到瓶颈的NAND型闪存的相关产业而言，是非常好的消息。
相较于单阶细胞闪存，由于多阶细胞闪存的价格较便宜，并且在有限的空间里可提供较大的容量，故多阶细胞闪存很快地成为市面上的记忆装置竞相采用的主流。然而，多阶细胞闪存的不稳定性所导致的问题也一一浮现。为了确保在记忆装置中对闪存的存取控制能符合相关规范，闪存的控制器通常备有某些管理机制以妥善地管理数据的存取。
依据相关技术，具备上列管理机制的记忆装置仍有不足的地方。例如，当三阶细胞(triple level cell,TLC)闪存被应用于记忆装置时，会有位错误率增加等问题。虽然针对自三阶细胞闪存读取数据的传统感测方案已被提出来尝试解决这些问题，但在具有四阶细胞(Quadruple level cell,QLC)闪存的记忆装置上并不管用。尤其，传统感测方案对于在四阶细胞闪存中的每记忆细胞的高阶存储电位(high-level per memory cell)并不好，且系统可靠性(reliability)会被最弱页面限制。因此，需要一种新颖的方法以及相关架构，以在没有副作用或较不会带来副作用的情况下加强整体效能。
发明内容
本发明的一目的在于公开一种用来借助于信息排列进行一记忆装置的存取管理的方法、相关设备(例如所述记忆装置及其控制器诸如所述记忆装置中的一存储器控制器、以及一电子装置)，以解决上述问题。
本发明的另一目的在于公开一种用来借助于信息排列进行一记忆装置的存取管理的方法、相关设备(例如所述记忆装置及其控制器诸如所述记忆装置中的一存储器控制器、以及一电子装置)，以在没有副作用或较不会带来副作用的情况下加强整体效能。
本发明至少一实施例公开一种用来借助于信息排列进行一记忆装置的存取管理的方法。所述记忆装可包括一非挥发性存储器(non-volatile memory,NV memory)以及用来控制所述非挥发性存储器的存取的一存储器控制器，以及所述非挥发性存储器可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)。所述方法可包括：若一主装置发送一写入指令至所述记忆装置，利用所述存储器控制器依据数据产生分别对应于所述非挥发性存储器的多组记忆细胞的多个错误更正码(error correction code,ECC)组块(chunk)，以供建立所述多个错误更正码组块与所述多组记忆细胞之间的一对一映射；以及利用所述存储器控制器将所述多个错误更正码组块分别存储至所述多组记忆细胞中，以避免所述多个错误更正码组块的任两个错误更正码组块共享所述多组记忆细胞的一相同组记忆细胞，以加强所述存储器控制器对于所述数据的读取效能。
除了以上方法外，本发明还公开一种记忆装置，且所述记忆装置可包括一非挥发性存储器以及一控制器。所述非挥发性存储器是用来存储信息，其中所述非挥发性存储器可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)。所述控制器是耦接至所述非挥发性存储器，且所述控制器是用来控制所述记忆装置的运作。另外，所述控制器包括一处理电路，其是用来依据来自一主装置的多个主装置指令来控制所述控制器，以容许所述主装置通过所述控制器存取所述非挥发性存储器。例如，若所述主装置发送一写入指令至所述记忆装置，所述控制器依据数据产生分别对应于所述非挥发性存储器的多组记忆细胞的多个错误更正码组块，以供建立所述多个错误更正码组块与所述多组记忆细胞之间的一对一映射，其中所述多个主装置指令包括所述写入指令。此外，所述控制器将所述多个错误更正码组块分别存储至所述多组记忆细胞中，以避免所述多个错误更正码组块的任两个错误更正码组块共享所述多组记忆细胞的一相同组记忆细胞，以加强所述控制器对于所述数据的读取效能。
依据某些实施例，本发明还公开一种电子装置。所述电子装置可包括上述记忆装置，且可还包括：所述主装置，耦接至所述记忆装置。所述主装置可包括：至少一处理器，用来控制所述主装置的运作；以及一电源供应电路，耦接至所述至少一处理器，用来提供电源给所述至少一处理器以及所述记忆装置。另外，所述记忆装置可提供存储空间给所述主装置。
除了以上方法外，本发明还公开一种记忆装置的控制器，其中所述记忆装置包括所述控制器以及一非挥发性存储器。所述非挥发性存储器可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)。另外，所述控制器包括一处理电路，其是用来依据来自一主装置的多个主装置指令来控制所述控制器，以容许所述主装置通过所述控制器存取所述非挥发性存储器。例如，若所述主装置发送一写入指令至所述记忆装置，所述控制器依据数据产生分别对应于所述非挥发性存储器的多组记忆细胞的多个错误更正码组块，以供建立所述多个错误更正码组块与所述多组记忆细胞之间的一对一映射，其中所述多个主装置指令包括所述写入指令。此外，所述控制器将所述多个错误更正码组块分别存储至所述多组记忆细胞中，以避免所述多个错误更正码组块的任两个错误更正码组块共享所述多组记忆细胞的一相同组记忆细胞，以加强所述控制器对于所述数据的读取效能。
本发明的方法及相关设备能确保整个系统(例如所述主装置以及所述记忆装置)妥善地运作，以避免相关技术中的问题，诸如位错误率(bit error rate)提高、因为最弱页面造成的系统可靠性(reliability)降低等。另外，实施本发明的实施例不会大幅增加额外成本。因此，相关技术的问题能被解决，而整体成本不会增加太多。相较于相关技术，本发明的方法及相关设备能在没有副作用或较不会带来副作用的情况下提升整体效能。
附图说明
图1为依据本发明一实施例的一电子装置的示意图。
图2为依据本发明一实施例的一三维NAND型闪存的示意图。
图3依据本发明一实施例绘示图2所示的三维NAND型闪存的某些局部结构。
图4依据本发明一实施例绘示图2所示的三维NAND型闪存的多个记忆细胞中的一个记忆细胞的某些实施细节。
图5为依据本发明一实施例的一种用来借助于信息排列进行一记忆装置的存取管理的方法的工作流程。
图6依据本发明一实施例于其下半部绘示所述方法的一组块排列(chunkarrangement)控制方案，其中另一组块排列控制方案也绘示于图中以便于理解。
图7依据本发明一实施例绘示所述方法的一位排列(bit arrangement)控制方案。
图8依据本发明一实施例绘示图7所示的位排列控制方案的某些实施细节。
图9依据本发明一实施例绘示所述方法的一存取控制方案。
图10依据本发明另一实施例绘示所述方法的一存取控制方案。
图11依据本发明一实施例绘示关于所述方法的系统可靠性的提升的曲线。
其中，附图标记说明如下：
10 电子装置
50 主装置
52 处理器
54 电源供应电路
100 记忆装置
110 存储器控制器
112 微处理器
112C 程序代码
112M 只读存储器
114 控制逻辑电路
114A ECC组块排列电路
114E ECC及随机化器电路
116 随机存取存储器
118 传输接口电路
120 非挥发性存储器
122-1,122-2,…,122-N 非挥发性存储器组件
M(1,1,1),M(2,1,1),…,M(Nx,1,1),
M(1,2,1),…,M(Nx,2,1),…,
M(1,Ny,1),…,M(Nx,Ny,1),
M(1,1,2),M(2,1,2),…,M(Nx,1,2),
M(1,2,2),…,M(Nx,2,2),…,
M(1,Ny,2),…,M(Nx,Ny,2),…,
M(1,1,Nz),…,M(Nx,1,Nz),
M(1,2,Nz),…,M(Nx,2,Nz),…,
M(1,Ny,Nz),…,M(Nx,Ny,Nz),
M(nx,ny,nz),
M((Ns/4),ny,nz),
M((Ns/4)+1,ny,nz),
M(2*(Ns/4),ny,nz),
M((Nc-1)*(Ns/4)+1,ny,nz),
M(Nc*(Ns/4),ny,nz) 记忆细胞
MBLS(1,1),…,MBLS(Nx,1),
MBLS(1,2),…,MBLS(Nx,2),…,
MBLS(1,Ny),…,MBLS(Nx,Ny) 上方选择电路
MSLS(1,1),…,MSLS(Nx,1),
MSLS(1,2),…,MSLS(Nx,2),…,
MSLS(1,Ny),…,MSLS(Nx,Ny) 下方选择电路
BL(1),…,BL(Nx) 位线
WL(1,1),WL(2,1),…,WL(Ny,1),
WL(1,2),WL(2,2),…,WL(Ny,2),…,
WL(1,Nz),WL(2,Nz),…,WL(Ny,Nz) 字线
BLS(1),BLS(2),…,BLS(Ny) 上方选择线
SLS(1),SLS(2),…,SLS(Ny) 下方选择线
SL(1),SL(2),…,SL(Ny) 源极线
PS2D(1),PS2D(2),…,PS2D(Ny) 电路模块
S(1,1),…,S(Nx,1),
S(1,2),…,S(Nx,2),…,
S(1,Ny),…,S(Nx,Ny) 次要电路模块
Mch 棒段
Md 棒段的上侧
Ms 棒段的下侧
Mfg 第一管状局部结构
Mcg 第二管状局部结构
200 工作流程
210,220 步骤
ECCc(1),
ECCc(2),…,
ECCc((1/4)*Nc),
ECCc((1/4)*Nc+1),
ECCc((1/4)*Nc+2),…,
ECCc((1/2)*Nc),
ECCc((1/2)*Nc+1),
ECCc((1/2)*Nc+2),…,
ECCc((3/4)*Nc),
ECCc((3/4)*Nc+1),
ECCc((3/4)*Nc+2),…,
ECCc(Nc),
ECCC(1),ECCC(2),ECCC(3),
ECCC(4),ECCC(5),ECCC(6),
ECCC(7),ECCC(8),…,
ECCC(Nc-3),ECCC(Nc-2),
ECCC(Nc-1),ECCC(Nc) ECC组块
GP(1),GP(2),…,GP(Nc) 群组
具体实施方式
图1为依据本发明一实施例的电子装置10的示意图，其中电子装置10可包括一主装置50以及一记忆装置100。主装置50可包括至少一处理器(例如一或多个处理器)，可统称为处理器52，且可还包括耦接至处理器52的一电源供应电路54。处理器52可用来控制主装置50的运作，而电源供应电路54可用来提供电源给处理器52以及记忆装置100，并且输出一或多个驱动电压给记忆装置100。记忆装置100可用来提供存储空间给主装置50，并且自主装置50取得所述一或多个驱动电压以作为记忆装置100的电源。主机50的例子可包括(但不限于)：多功能移动电话(multifunctional mobile phone)、平板计算机(tablet)以及个人计算机(personal computer)诸如桌面计算机与膝上型计算机。记忆装置100的例子可包括(但不限于)：固态硬盘(solid state drive,SSD)以及各种类型的嵌入式(embedded)记忆装置诸如符合快捷外设互联(Peripheral Component Interconnect Express,PCIe)标准的嵌入式记忆装置等。依据本实施例，记忆装置100可包括一控制器诸如存储器控制器110，且可还包括一非挥发性存储器(non-volatile memory,NV memory)120，其中所述控制器诸如存储器控制器110是用来控制记忆装置100的运作以及存取非挥发性存储器120，而非挥发性存储器120是用来存储信息。非挥发性存储器120可包括至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)，诸如多个非挥发性存储器组件122-1、122-2、…及122-N，其中"N"可表示大于一的正整数。例如，非挥发性存储器120可为一闪存，而非挥发性存储器组件122-1、122-2、…及122-N可为多个闪存芯片或多个闪存裸芯，但本发明不限于此。
如图1所示，存储器控制器110可包括一处理电路诸如一微处理器112、一存储单元诸如一只读存储器(Read Only Memory,ROM)112M、一控制逻辑电路114、一随机存取存储器(Random Access Memory,RAM)116以及一传输接口电路118，其中这些组件可通过一总线彼此耦接。随机存取存储器116是以一静态随机存取存储器(Static RAM,SRAM)来实施，但本发明不限于此。随机存取存储器116可用来提供内部存储空间给存储器控制器110，例如，随机存取存储器116可用来作为一缓冲存储器以缓冲数据。另外，本实施例的只读存储器112M是用来存储一程序代码112C，而微处理器112则用来执行程序代码112C以控制对非挥发性存储器120的存取。请注意，在某些例子中，程序代码112C可存储在随机存取存储器116或任何形式的存储器内。此外，控制逻辑电路114可用来控制非挥发性存储器120，且可包括用来保护数据及/或进行错误更正的一数据保护电路，其中所述数据保护电路可包括多个子电路诸如一错误更正码(error correction code，简称为ECC)组块(chunk)排列电路114A、一ECC及随机化器(randomizer)电路114E等，但本发明不限于此。传输接口电路118可符合一特定通信标准(诸如串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准、外设组件互联(Peripheral Component Interconnect,PCI)标准、快捷外设互联标准、通用快闪存储(Universal Flash Storage,UFS)标准等)，且可依据所述特定通信标准进行通信，例如为记忆装置100，和主装置50进行通信，其中主装置50可包括符合所述特定通信标准的对应的传输接口电路，来为主装置50，和记忆装置100进行通信。
在本实施例中，主装置50可传送主装置指令(host command)与对应的逻辑地址至存储器控制器110来存取记忆装置100。存储器控制器110接收主装置指令与逻辑地址，并将主装置指令转译成存储器操作指令(可简称为操作指令)，再以操作指令控制非挥发性存储器120读取、写入(write)/编程(program)非挥发性存储器120当中某些实体地址的记忆单位(例如数据页面)，其中实体地址对应于逻辑地址。当存储器控制器110对非挥发性存储器组件122-1、122-2、…及122-N中的任一非挥发性存储器组件122-n进行一抹除(erase)运作时(符号"n"可表示区间[1,N]中的任一整数)，非挥发性存储器组件122-n的多个区块(block)中的至少一个区块可被抹除，其中所述多个区块中的每一区块可包括多个页面(例如数据页面)，且一存取运作(例如读取或写入)可对一或多个页面进行，但本发明不限于此。
图2为依据本发明一实施例的一三维(three-dimensional,3D)NAND型闪存的示意图。例如，上述至少一非挥发性存储器组件(例如一或多个非挥发性存储器组件)中的任一存储器组件，诸如非挥发性存储器组件122-1、122-2、…及122-N中的每一存储器组件，可基于图2所示的三维NAND型闪存来实施，但本发明不限于此。
依据本实施例，所述三维NAND型闪存可包括以一三维架构排列的多个记忆细胞，诸如分别被排列于垂直Z轴的Nz层并且对齐分别对应于X轴、Y轴及Z轴的三个方向的(Nx*Ny*Nz)个记忆细胞{{M(1,1,1),…,M(Nx,1,1)},{M(1,2,1),…,M(Nx,2,1)},…,{M(1,Ny,1),…,M(Nx,Ny,1)}}、{{M(1,1,2),…,M(Nx,1,2)},{M(1,2,2),…,M(Nx,2,2)},…,{M(1,Ny,2),…,M(Nx,Ny,2)}}、…、以及{{M(1,1,Nz),…,M(Nx,1,Nz)},{M(1,2,Nz),…,M(Nx,2,Nz)},…,{M(1,Ny,Nz),…,M(Nx,Ny,Nz)}}，且可还包括用于选择控制的多个选择器电路，诸如被排列于所述Nz层上面的一上方层(upper layer)的(Nx*Ny)个上方选择器电路{MBLS(1,1),…,MBLS(Nx,1)}、{MBLS(1,2),…,MBLS(Nx,2)}、…及{MBLS(1,Ny),…,MBLS(Nx,Ny)}、以及被排列于所述Nz层下面的一下方层(lower layer)的(Nx*Ny)个下方选择器电路{MSLS(1,1),…,MSLS(Nx,1)}、{MSLS(1,2),…,MSLS(Nx,2)}、…及{MSLS(1,Ny),…,MSLS(Nx,Ny)}。另外，所述三维NAND型闪存可包括用于存取控制的多个位线(bit line)以及多个字线(word line)，诸如被排列于所述上方层上面的一顶部层(top layer)的Nx个位线BL(1)、…及BL(Nx)、以及分别被排列于所述Nz层的(Ny*Nz)个字线{WL(1,1),WL(2,1),…,WL(Ny,1)}、{WL(1,2),WL(2,2),…,WL(Ny,2)}、…及{WL(1,Nz),WL(2,Nz),…,WL(Ny,Nz)}。此外，所述三维NAND型闪存可包括用于选择控制的多个选择线，诸如被排列于所述上方层的Ny个上方选择线BLS(1)、BLS(2)、…及BLS(Ny)、以及被排列于所述下方层的Ny个下方选择线SLS(1)、SLS(2)、…及SLS(Ny)，且可还包括用于提供多个参考位准的多个源极线，诸如被排列于所述下方层下面的一底部层(bottom layer)的Ny个源极线SL(1)、SL(2)、…及SL(Ny)。
如图2所示，所述三维NAND型闪存可被区分成沿着Y轴分布的Ny个电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)。为便于理解，电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)可具有与一平面NAND闪存(其记忆细胞被排列于一单一层)类似的某些电气特征，因此可分别被视为多个虚拟二维(pseudo-2D)电路模块，但本发明不限于此。另外，电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)中的任一电路模块PS2D(ny)可包括Nx个次要(secondary)电路模块S(1,ny)、…及S(Nx,ny)，其中"ny"可表示区间[1,Ny]中的任一整数。例如，电路模块PS2D(1)可包括Nx个次要电路模块S(1,1)、…及S(Nx,1)，电路模块PS2D(2)可包括Nx个次要电路模块S(1,2)、…及S(Nx,2)，…，以及电路模块PS2D(Ny)可包括Nx个次要电路模块S(1,Ny)、…及S(Nx,Ny)。在电路模块PS2D(ny)中，次要电路模块S(1,ny)、…及S(Nx,ny)中的任一次要电路模块S(nx,ny)可包括Nz个记忆细胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)，且可包括对应于记忆细胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)的一组选择器电路，诸如上方选择器电路MBLS(nx,ny)以及下方选择器电路MSLS(nx,ny)，其中"nx"可表示区间[1,Nx]中的任一整数。上方选择器电路MBLS(nx,ny)、下方选择器电路MSLS(nx,ny)以及记忆细胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)可由晶体管来实施。例如，上方选择器电路以及下方选择器电路MSLS(nx,ny)可由不具有任何浮动栅(floating gate)的普通晶体管来实施，而记忆细胞M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)中的任一记忆细胞M(nx,ny,nz)可由一浮动栅晶体管来实施，其中"nz"可表示区间[1,Nz]中的任一整数，但本发明不限于此。此外，在电路模块PS2D(ny)中的上方选择器电路MBLS(1,ny)、…及MBLS(Nx,ny)可依据对应的选择线BLS(ny)上的选择信号来进行选择，而在电路模块PS2D(ny)中的下方选择器电路MSLS(1,ny)、…及MSLS(Nx,ny)可依据对应的选择线SLS(ny)上的选择信号来进行选择。
图3依据本发明一实施例绘示图2所示的三维NAND型闪存的某些局部结构。所述三维NAND型闪存可设计成具有多个棒状(rod-shaped)局部结构诸如图3所示的棒状局部结构，而所述多个棒状局部结构可分别被安排来穿过次要电路模块{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…及{S(1,Ny),…,S(Nx,Ny)}。为便于理解，所述多个棒状局部结构可分别被视为图2所示的架构中的次要电路模块{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…及{S(1,Ny),…,S(Nx,Ny)}的相关晶体管的通道，诸如用于实施上方选择器电路MBLS(nx,ny)以及下方选择器电路MSLS(nx,ny)的普通晶体管的通道以及用于实施记忆细胞M(nx,ny,nz)的浮动栅晶体管的通道。依据某些实施例，所述多个棒状局部结构的数量可等于次要电路模块{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…及{S(1,Ny),…,S(Nx,Ny)}的总数(Nx*Ny)，但本发明不限于此。例如，所述多个记忆细胞的排列可予以变化，而多个棒状局部结构的数量可相对应地改变。
另外，所述三维NAND型闪存可被设计成具有多个管状(pipe-shaped)局部结构，且所述多个管状局部结构可被安排来环绕(encircle)所述多个棒状局部结构以形成次要电路模块{S(1,1),…,S(Nx,1)}、{S(1,2),…,S(Nx,2)}、…及{S(1,Ny),…,S(Nx,Ny)}的各个组件，尤其是形成图2所示的架构中所述多个记忆细胞的各个控制栅与各个浮动栅以及所述多个选择器电路的各个栅。记忆细胞{{M(1,1,1),M(2,1,1),…},{M(1,1,2),M(2,1,2),…},…}以及字线{WL(1,1),WL(1,2),…}绘示于图3中，且图3所示的管状局部结构可指出有某些额外局部结构围绕所述多个棒状局部结构的每一者，其中针对这些额外局部结构的细节会在后续的实施例中进一步说明。
图4依据本发明一实施例绘示图2所示的三维NAND型闪存的所述多个记忆细胞中的一个记忆细胞的某些实施细节。如图4所示，记忆细胞M(nx,ny,nz)可包括所述多个棒状局部结构中的一者的一部分，诸如对应于次要电路模块S(nx,ny)的棒状局部结构中的一棒段(rod segment)Mch，且可还包括具有相同对称轴的某些管状局部结构。例如，棒段Mch的上侧Md与下侧Ms可用来当作用于实施记忆细胞M(nx,ny,nx)的浮动栅晶体管的漏极与源极，且这些管状局部结构中的一第一管状局部结构Mfg以及一第二管状局部结构Mcg可用来作为这个浮动栅晶体管的浮动栅以及控制栅。这些管状局部结构中的其它管状局部结构，诸如棒段Mch与所述第一管状局部结构Mfg之间的管状局部结构以及所述第一管状局部结构Mfg与所述第二管状局部结构Mcg之间的管状局部结构，可由一或多个绝缘材料来实施。
依据某些实施例，图2所示的架构中的所述多个选择器电路中的任一选择器电路可通过修改图4所示的架构来实施。例如，棒段Mch的上侧Md与下侧Ms可用来作为用于实施这个选择器电路的普通晶体管的漏极与源极，而这些管状局部结构中的第二管状局部结构Mcg可用来作为这个普通晶体管的栅极，其中第一管状局部结构Mfg应从所述一或多个绝缘材料移除。因此，棒段Mch与第二管状局部结构Mcg之间只会有一个管状局部结构，但本发明不限于此。
图5为依据本发明一实施例的一种用来借助于信息排列进行一记忆装置的存取管理的方法的工作流程200。所述方法可应用于电子装置10、记忆装置100、以及可用来控制非挥发性存储器120的存储器控制器110。例如，记忆装置100(例如存储器控制器110)可依据所述方法来运作。基于所述方法，存储器控制器110可借助于所述信息排列来进行记忆装置100的存取管理。
在步骤210中，当主装置50发送一写入指令至记忆装置100，记忆装置100可利用存储器控制器110依据数据产生分别对应于非挥发性存储器120的多组记忆细胞的多个ECC组块，以供建立所述多个ECC组块与所述多组记忆细胞之间的一对一映射。依据本实施例，非挥发性存储器120的所述多组记忆细胞可表示对应于字线{WL(1,1),WL(2,1),…,WL(Ny,1)}、{WL(1,2),WL(2,2),…,WL(Ny,2)}、…、及{WL(1,Nz),WL(2,Nz),…,WL(Ny,Nz)}中的一特定字线的一系列记忆细胞，诸如字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)。例如，所述一对一映射可包括分别于所述多个ECC组块与所述多组记忆细胞之间的一对一映射关系，诸如分别于所述多个ECC组块与字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)中的多个群组之间的映射关系。
在步骤220中，记忆装置100可利用存储器控制器110将所述多个ECC组块分别存储至所述多组记忆细胞中，以避免所述多个ECC组块的任两个ECC组块共享所述多组记忆细胞的一相同组记忆细胞，以加强存储器控制器110对于所述数据的读取效能。例如，在所述多组记忆细胞表示字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)的情况下，存储器控制器110可将所述多个ECC组块分别存储至字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)中。
为便于理解，所述方法可用工作流程200说明，但本发明不限于此。依据某些实施例，一或多个步骤可于工作流程200中被新增、删除、或修改。
基于所述方法，本发明的设备(例如电子装置10、记忆装置100以及存储器控制器110)可加强整体效能并且避免相关技术的问题诸如位错误率(bit error rate)提高、因为最弱页面造成的系统可靠性(reliability)降低等。例如，存储器控制器110针对四阶细胞(Quadruple level cell,QLC)记忆细胞的一软读取(soft-read)机制可控制非挥发性存储器120利用非挥发性存储器120的15个内部感测点以自非挥发性存储器120正确地读取所述数据，其中字线{WL(1,1),WL(2,1),…,WL(Ny,1)}、{WL(1,2),WL(2,2),…,WL(Ny,2)}、…、及{WL(1,Nz),WL(2,Nz),…,WL(Ny,Nz)}中的每一字线的记忆细胞，诸如字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)，可用来存储四个逻辑页面，诸如一下方页面(lower page)、一中间页面(middle page)、一上方页面(upper page)及一顶端页面(toppage)。为便于理解，假设存储器控制器110的所述软读取机制可于一软读取运作(例如一探测(probing)运作)的期间自非挥发性存储器120取得一符号位(sign bit)以及一软位(soft-bit)。关于在一系列软读取运作(例如探测运作)的期间判断关于字线WL(ny,nz)的相关软信息(soft information)，会需要一长时间的时期诸如非挥发性存储器120的总内部读取忙碌时间(total internal read busy time)。例如，内部读取忙碌时间的时期(internal read busy time period)的数量可对应于用来区别一四阶细胞记忆细胞的16个可能电压位准的阈值电压(threshold voltage,Vth)的数量，以及所述总内部读取忙碌时间可为这些内部读取忙碌时间的时期的总和的倍数，诸如(15*3)，但本发明不限于此。若阈值电压分布因为某些原因而偏移，会需要进行另一读取来辨识阈值电压偏移量，以取得所述软信息以供正确地判断所述四阶细胞记忆细胞的位信息(bit information)，诸如对应于所述16个可能电压位准中的一者的四个位。请注意，于相关技术中的逻辑位对实体细胞映射(logic bit-to-physical cell mapping)不利于在四阶细胞闪存中的每记忆细胞的高阶存储电位(high-level per memory cell)。本发明的方法以及相关架构能进行所述信息排列诸如位重新分配(bit re-allocation)以加强系统可靠性，并且能在没有副作用或较不会带来副作用的情况下加强整体效能。
图6依据本发明一实施例于其下半部绘示所述方法的一组块排列控制方案，其中另一组块排列控制方案也绘示于图中以便于理解。依据本实施例，所述多组记忆细胞中的每一记忆细胞是用来存储多个位诸如四个位，其中所述四个位可分别属于所述四个逻辑页面。另外，所述多组记忆细胞可用来存储对应于一组逻辑页面(诸如所述四个逻辑页面)的一混合(hybrid)页面。例如，在所述多组记忆细胞表示字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)的情况下，这些记忆细胞可存储所述混合页面，以及这些记忆细胞的各自的位可被视为所述四个逻辑页面。本实施例中的所述混合页面可称为成对页面(pair-page)，且因此针对一个成对页面的某些ECC组块可绘示于图中，但本发明不限于此。
假设所述数据可以用分别对应于所述四个逻辑页面(例如所述下方页面、所述中间页面、所述上方页面及所述顶端页面)的四组ECC组块{ECCc(1),ECCc(2),…,ECCc((1/4)*Nc)}、{ECCc((1/4)*Nc+1),ECCc((1/4)*Nc+2),…,ECCc((1/2)*Nc)}、{ECCc((1/2)*Nc+1),ECCc((1/2)*Nc+2),…,ECCc((3/4)*Nc)}、以及{ECCc((3/4)*Nc+1),ECCc((3/4)*Nc+2),…,ECCc(Nc)}来保护，诸如图6上半部所示的Nc个ECC组块，其中"Nc"可表示大于一的正整数。依据本实施例，Nc为四的倍数。所述数据可被分为其Nc个子集合，并且所述数据的所述Nc个子集合可以用ECC组块{ECCc(1),ECCc(2),…,ECCc((1/4)*Nc)}、{ECCc((1/4)*Nc+1),ECCc((1/4)*Nc+2),…,ECCc((1/2)*Nc)}、{ECCc((1/2)*Nc+1),ECCc((1/2)*Nc+2),…,ECCc((3/4)*Nc)}、以及{ECCc((3/4)*Nc+1),ECCc((3/4)*Nc+2),…,ECCc(Nc)}的各自的校验(parity)信息(诸如校验码(parity code；也可称为“奇偶校验码”))来保护。由于所述四个逻辑页面的其中一者可为在所述混合页面(例如一个成对页面)中的一最弱页面，故会因为图6上半部所示的组块排列而需要一长时间的时期诸如非挥发性存储器120的所述总内部读取忙碌时间。
如图6下半部所示，存储器控制器110可产生一系列ECC组块ECCC(1)、ECCC(2)、ECCC(3)、ECCC(4)、ECCC(5)、ECCC(6)、ECCC(7)、ECCC(8)、…、ECCC(Nc-3)、ECCC(Nc-2)、ECCC(Nc-1)及ECCC(Nc)以作为在步骤210中分别对应于所述多组记忆细胞的所述多个ECC组块。依据本实施例，存储器控制器110可以用分别对应于所述多组记忆细胞(例如字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)中的所述多个群组)的所述系列ECC组块ECCC(1)、ECCC(2)、ECCC(3)、ECCC(4)、ECCC(5)、ECCC(6)、ECCC(7)、ECCC(8)、…、ECCC(Nc-3)、ECCC(Nc-2)、ECCC(Nc-1)及ECCC(Nc)来保护所述数据，其中这些ECC组块的组块数量Nc可等于所述多组记忆细胞的组数量(例如字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)中的所述多个群组的群组数量)，但本发明不限于此。例如，在步骤210中的所述多个ECC组块的任一ECC组块，诸如所述系列ECC组块ECCC(1)、ECCC(2)、ECCC(3)、ECCC(4)、ECCC(5)、ECCC(6)、ECCC(7)、ECCC(8)、…、ECCC(Nc-3)、ECCC(Nc-2)、ECCC(Nc-1)及ECCC(Nc)中的任一ECC组块ECCC(nc)，可包括所述多组记忆细胞中的一组记忆细胞的各自的位，诸如字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)中的所述多个群组的一群组的各自的位，其中"nc"可表示在区间[1,Nc]中的任意整数。尤其，ECC组块ECCC(nc)可为这些ECC组块中的第nc个ECC组块，而所述群组可为所述多个群组中的第nc个群组。
依据某些实施例，在步骤210中所述的所述多个ECC组块的任一ECC组块，诸如ECC组块ECCC(nc)，可包括由所述多组记忆细胞中的所述组记忆细胞的各自的位形成的一个二维(two-dimensional,2D)阵列的位信息，诸如由所述多个群组的所述群组的各自的位形成的所述二维阵列的位信息。例如，ECC组块ECCC(nc)可为第nc个ECC组块，以及所述群组可为所述多个群组中的第nc个群组。
依据某些实施例，针对图6下半部所示的组块排列控制方案，Nc并不限定为四的倍数，只要不妨碍所述组块排列控制方案的实施，Nc可为大于一的任意整数。
图7依据本发明一实施例绘示所述方法的一位排列控制方案。ECC组块ECCC(nc)诸如图7所示的Nc个ECC组块ECCC(1)、ECCC(2)、…、及ECCC(Nc)的任一者可包括Ns位的码字(codeword)(或称Ns位码字)，且所述Ns位的码字可包括Nm位的通信信息(message)(或称Nm位通信信息)，且可还包括Np位的校验信息(parity information)(或称Np位校验信息)诸如Np位的奇偶校验码(parity code)(或称Np位奇偶校验码)，其中Ns＝Nm+Np，且Ns、Nm及Np的每一者可为大于一的整数，而“通信信息”(message)也可称为“消息”。依据本实施例，Ns为四的倍数，且Nm及Np的每一者较佳为四的倍数。Nc个ECC组块ECCC(1)、ECCC(2)、…、及ECCC(Nc)各自的Nm位通信信息可作为在图6所示的实施例中的所述数据的所述Nc个子集合的例子。另外，在Nc个ECC组块ECCC(1)、ECCC(2)、…、及ECCC(Nc)的任一ECC组块中的这样的一系列四位信息，诸如在ECC组块ECCC(nc)中的多个列(column)的四位(例如每列四位，如图7所示)，可作为所述多组记忆细胞中的所述组记忆细胞的各自的位的例子，并且由在ECC组块ECCC(nc)中的所述多个列的四位形成的阵列可作为所述二维阵列的位信息的例子。
为便于理解，字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)中的所述多个群组可分别绘示为图7底部所示的Nc个群组的记忆细胞GP(1)、GP(2)、…、及GP(Nc)，但本发明不限于此。Nc个群组的记忆细胞GP(1)、GP(2)、…、及GP(Nc)可分别作为在步骤210中所述的所述多组记忆细胞的例子。如图7所示，第一群组记忆细胞GP(1)可包括记忆细胞M(1,ny,nz)、…、及M((Ns/4),ny,nz)，第二群组记忆细胞GP(2)可包括记忆细胞M((Ns/4)+1,ny,nz)、…、及M(2*(Ns/4),ny,nz)，依此类推；以及第Nc群组记忆细胞GP(nc)可包括记忆细胞M((Nc-1)*(Ns/4)+1,ny,nz)、…、及M(Nc*(Ns/4),ny,nz)。另外，所述混合页面(例如所述成对页面)的大小可等于(Ns*Nc)位(在图7标示为"成对页面大小＝(Ns*Nc)位"以求简明)，以及所述混合页面(例如所述成对页面)可被存储为Nc个ECC组块ECCC(1)、ECCC(2)、…、及ECCC(Nc)(标示为"成对页面中总共Nc个ECC组块"以求简明)。由于所述多组记忆细胞诸如Nc个群组的记忆细胞GP(1)、GP(2)、…、及GP(Nc)可用来存储所述混合页面(例如所述成对页面)，且由于所述混合页面可对应于所述四个逻辑页面(例如所述下方页面、所述中间页面、所述上方页面以及所述顶端页面)，所述混合页面(例如所述成对页面)的总位数(Ns*Nc)可为Nc个群组的记忆细胞GP(1)、GP(2)、…、及GP(Nc)的总记忆细胞数(Nc*(Ns/4))的四倍。
依据本实施例，存储器控制器110可控制非挥发性存储器120通过非挥发性存储器120中的所述多个字线的一相同字线(例如字线WL(ny,nz))来存取所述多组记忆细胞诸如Nc个群组的记忆细胞GP(1)、GP(2)、…、及GP(Nc)。尤其，存储器控制器110可控制非挥发性存储器120分别通过非挥发性存储器120中的所述多个位线(例如Nx个位线BL(1)、…及BL(Nx))来存取所述多组记忆细胞。另外，存储器控制器110可控制非挥发性存储器120通过非挥发性存储器120中的所述多个位线(例如Nx个位线BL(1)、…及BL(Nx))的一对应的位线来存取所述多组记忆细胞中的任一记忆细胞。例如，Nc个群组的记忆细胞GP(1)、GP(2)、…、及GP(Nc)的总记忆细胞数量(Nc*(Ns/4))可等于Nx，而所述多组记忆细胞诸如Nc个群组的记忆细胞GP(1)、GP(2)、…、及GP(Nc)可包括字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)，但本发明不限于此。存储器控制器110可控制非挥发性存储器120存取所述多组记忆细胞中的任一记忆细胞，诸如Nc个群组的记忆细胞GP(1)、GP(2)、…、及GP(Nc)的一记忆细胞，尤其，通过对应的字线WL(ny,nz)以及对应的位线BL(nx)来存取记忆细胞M(nx,ny,nz)。
依据某些实施例，在所述多组记忆细胞是用来存储对应于所述组逻辑页面的所述混合页面的情况下，所述组逻辑页面中的一第一逻辑页面的一第一位与所述组逻辑页面中的一第二逻辑页面的一第一位可被组态成存储于在步骤210中所述的所述多组记忆细胞中的一相同记忆细胞中。尤其，所述第一逻辑页面的所述第一位、所述第二逻辑页面的所述第一位、以及所述组逻辑页面中的至少一其它逻辑页面的至少一第一位可被组态成存储于所述相同记忆细胞中。例如，基于图7所示的位排列控制方案，所述组逻辑页面可包括所述四个逻辑页面诸如所述下方页面、所述中间页面、所述上方页面以及所述顶端页面。如图7所示，所述四个逻辑页面各自的第一位被存储于相同的记忆细胞诸如字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)中的第一记忆细胞M(1,ny,nz)中。类似地，所述四个逻辑页面各自的第nx位被存储在相同的记忆细胞诸如字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)中的第nx记忆细胞M(nx,ny,nz)中。例如，所述四个逻辑页面各自的第二位被存储在相同的记忆细胞诸如字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)中的第二记忆细胞M(2,ny,nz)中。
依据某些实施例，存储器控制器110可控制非挥发性存储器120通过非挥发性存储器120中的所述多个位线的对应的位线存取在步骤210中所述的所述多组记忆细胞中的任一记忆细胞。例如，所述多组记忆细胞中的上述任一记忆细胞可用来存储多个位，诸如上述多个位(例如四个位)。为简明起见，与前述实施例类似的说明在此不重复赘述。
图8依据本发明一实施例绘示图7所示的位排列控制方案的某些实施细节。ECC组块ECCC(nc)诸如图8所示的Nc个ECC组块ECCC(1)、ECCC(2)、…、及ECCC(Nc)中的任一者可包括10240位的码字(或称10240位码字)，且所述10240位的码字可包括8192位的通信信息(或称8192位通信信息)，且可还包括2048位的校验信息(或称2048位校验信息)诸如2048位的奇偶校验码(或称2048位奇偶校验码)，其中Nm＝8192以及Np＝2048。于是，所述混合页面的大小(或称混合页面大小)诸如所述成对页面的大小(或称成对页面大小)可等于((8192+2048)*Nc)位，也就是(10240*Nc)位，而因此可等于(1280*Nc)字节(byte)(例如(10240/8)＝1280)，且可等于(1.25*Nc)千字节(kilobytes,KB)(例如(1280/1024)＝1.25)。另外，页面大小(例如所述组逻辑页面中的一逻辑页面的大小)可等于Nc个群组的记忆细胞GP(1)、GP(2)、…、及GP(Nc)的总记忆细胞数量(Nc*(Ns/4))，而因此可等于(2560*Nc)位，也就是(320*Nc)字节。
例如，当Nc＝64，所述混合页面大小诸如所述成对页面大小可等于(1.25*64)千字节，也就是80千字节，且页面大小可等于20千字节(例如(80/4)＝20)。在此情况下，于字线WL(ny,nz)的记忆细胞M(1,ny,nz)、…、及M(Nx,ny,nz)中，131072个记忆细胞(例如(8192/4)*64＝131072)是用来存储64个通信信息，而32768个记忆细胞(例如(2048/4)*64＝32768)是用来存储64笔校验信息(或64个奇偶校验码)，但本发明不限于此。在某些例子中，Nc的数值可予以变化，且相关参数诸如混和页面大小、页面大小等可相对应地变化。为简明起见，本实施例中与前述实施例类似的说明在此不重复赘述。
依据某些实施例，存储器控制器110可利用ECC组块排列电路114A来进行所述信息排列，诸如图6下半部所示的组块排列控制方案的组块排列、图7所示的位排列控制方案的位排列等。另外，ECC及随机化器电路114E可包括一ECC编码器以及一ECC解码器以分别用来进行ECC编码运作以及ECC解码运作。ECC及随机化器电路114E可还包括一随机化器以及一去随机化器(de-randomizer)以分别用来进行随机化运作以及去随机化运作。此外，存储器控制器110可利用在ECC及随机化器电路114E中的所述ECC编码器来对所述数据的所述Nc个子集合(诸如Nc个ECC组块ECCC(1)、ECCC(2)、…、及ECCC(Nc)的各自的Nm位通信信息)进行编码，以产生Nc个ECC组块ECCC(1)、ECCC(2)、…、及ECCC(Nc)的各自的Np位校验信息(或Np位奇偶校验码)。例如，在ECC及随机化器电路114E中的所述ECC编码器可分别将多个Nm位通信信息与多笔Np位校验信息(或多个Np位奇偶校验码)结合以产生多个Ns位码字，并且分别利用所述多个Ns位码字作为Nc个ECC组块ECCC(1)、ECCC(2)、…、及ECCC(Nc)。
图9依据本发明一实施例绘示所述方法的一存取控制方案。基于这个存取控制方案，于将所述数据写入非挥发性存储器120的期间，存储器控制器110可先利用所述随机化器进行随机化运作，接着再利用所述ECC编码器进行ECC编码运作，但本发明不限于此。另外，于自非挥发性存储器120读取所述数据的期间，存储器控制器110可先利用所述ECC解码器进行ECC解码运作，接着再利用所述去随机化器进行去随机化运作，但本发明不限于此。
图10依据本发明另一实施例绘示所述方法的一存取控制方案。基于这个存取控制方案，于将所述数据写入非挥发性存储器120的期间，存储器控制器110可先利用所述ECC编码器进行ECC编码运作，接着再利用所述随机化器进行随机化运作，但本发明不限于此。另外，于自非挥发性存储器120读取所述数据的期间，存储器控制器110可先利用所述去随机化器进行去随机化运作，接着再利用所述ECC解码器进行ECC解码运作，但本发明不限于此。
图11依据本发明一实施例绘示关于所述方法的系统可靠性的提升的曲线，其中水平轴可表示每单一码字的错误位(error bit per single codeword)，而垂直轴可表示码字组块数(codeword chunk number)。在将所述方法应用于非挥发性存储器120的所述存取控制以前，图11所示的曲线原本不会互相对齐且这些曲线的峰值原本与彼此相距遥远，例如因为在相关技术中的逻辑位对实体细胞映射而导致的结果。基于所述方法，存储器控制器110可利用ECC组块排列电路114A来进行所述信息排列，诸如图6下半部所示的组块排列控制方案的组块排列、图7所示的位排列控制方案的位排列等，并且可于将所述数据写入非挥发性存储器120的期间利用ECC及随机化器电路114E进行ECC编码运作以及随机化运作。另外，存储器控制器110可依据ECC组块排列电路114A的所述信息排列来读取所述数据，并且可于自非挥发性存储器120读取所述数据的期间利用ECC组块排列电路114A进行ECC解码运作以及去随机化运作。因此，存储器控制器110能移动分别对应于最弱页面、最强页面以及至少一其它页面(例如中间页面)的曲线中的一或多个曲线，诸如对应于最弱页面的曲线以及对应于最强页面的曲线，以使图11所示的曲线的峰值变得较靠近彼此，以加强记忆装置100的系统可靠性。为简明起见，与前述实施例类似的说明在此不重复赘述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种用来借助于信息排列进行一记忆装置的存取管理的方法，其特征在于，所述记忆装置包括一非挥发性存储器以及用来控制所述非挥发性存储器的存取的一存储器控制器，所述非挥发性存储器包括至少一非挥发性存储器组件，所述方法包括：
若一主装置发送一写入指令至所述记忆装置，利用所述存储器控制器依据数据产生分别对应于所述非挥发性存储器的多组记忆细胞的多个错误更正码组块，以供建立所述多个错误更正码组块与所述多组记忆细胞之间的一对一映射；以及
利用所述存储器控制器将所述多个错误更正码组块分别存储至所述多组记忆细胞中，以避免所述多个错误更正码组块的任两个错误更正码组块共享所述多组记忆细胞的一相同组记忆细胞，以加强所述存储器控制器对于所述数据的读取效能。
2.如权利要求1所述的方法，其特征在于，所述一对一映射包括分别于所述多个错误更正码组块与所述多组记忆细胞之间的一对一映射关系。
3.如权利要求1所述的方法，其特征在于，所述多组记忆细胞中的每一记忆细胞是用来存储多个位。
4.如权利要求3所述的方法，其特征在于，所述多个错误更正码组块的任一错误更正码组块包括所述多组记忆细胞中的一组记忆细胞的各自的位。
5.如权利要求3所述的方法，其特征在于，所述多个错误更正码组块的任一错误更正码组块包括由所述多组记忆细胞中的一组记忆细胞的各自的位形成的一个二维阵列的位信息。
6.如权利要求1所述的方法，其特征在于，所述存储器控制器控制所述非挥发性存储器通过所述非挥发性存储器中的多个字线的一相同字线来存取所述多组记忆细胞。
7.如权利要求6所述的方法，其特征在于，所述存储器控制器控制所述非挥发性存储器分别通过所述非挥发性存储器中的多个位线来存取所述多组记忆细胞。
8.如权利要求6所述的方法，其特征在于，所述存储器控制器控制所述非挥发性存储器通过所述非挥发性存储器中的多个位线的一对应的位线来存取所述多组记忆细胞中的任一记忆细胞。
9.如权利要求6所述的方法，其特征在于，所述多组记忆细胞是用来存储对应于一组逻辑页面的一混合页面，以及所述组逻辑页面中的一第一逻辑页面的一第一位与所述组逻辑页面中的一第二逻辑页面的一第一位是被组态成存储于所述多组记忆细胞中的一相同记忆细胞中。
10.如权利要求1所述的方法，其特征在于，所述多组记忆细胞是用来存储对应于一组逻辑页面的一混合页面，以及所述组逻辑页面中的一第一逻辑页面的一第一位与所述组逻辑页面中的一第二逻辑页面的一第一位是被组态成存储于所述多组记忆细胞中的一相同记忆细胞中。
11.如权利要求10所述的方法，其特征在于，所述第一逻辑页面的所述第一位、所述第二逻辑页面的所述第一位、以及所述组逻辑页面中的至少一其它逻辑页面的至少一第一位是被组态成存储于所述相同记忆细胞中。
12.如权利要求1所述的方法，其特征在于，所述存储器控制器控制所述非挥发性存储器通过所述非挥发性存储器中的多个位线的一对应的位线来存取所述多组记忆细胞中的任一记忆细胞。
13.如权利要求12所述的方法，其特征在于，所述多组记忆细胞中的所述任一记忆细胞是用来存储多个位。
14.一种记忆装置，其特征在于，包括：
一非挥发性存储器，用来存储信息，其中所述非挥发性存储器包括至少一非挥发性存储器组件；以及
一控制器，耦接至所述非挥发性存储器，用来控制所述记忆装置的运作，其中所述控制器包括：
一处理电路，用来依据来自一主装置的多个主装置指令来控制所述控制器，以容许所述主装置通过所述控制器存取所述非挥发性存储器，其中：
若所述主装置发送一写入指令至所述记忆装置，所述控制器依据数据产生分别对应于所述非挥发性存储器的多组记忆细胞的多个错误更正码组块，以供建立所述多个错误更正码组块与所述多组记忆细胞之间的一对一映射，其中所述多个主装置指令包括所述写入指令；以及
所述控制器将所述多个错误更正码组块分别存储至所述多组记忆细胞中，以避免所述多个错误更正码组块的任两个错误更正码组块共享所述多组记忆细胞的一相同组记忆细胞，以加强所述控制器对于所述数据的读取效能。
15.如权利要求14所述的记忆装置，其特征在于，所述一对一映射包括分别于所述多个错误更正码组块与所述多组记忆细胞之间的一对一映射关系。
16.如权利要求14所述的记忆装置，其特征在于，所述多组记忆细胞中的每一记忆细胞是用来存储多个位。
17.如权利要求14所述的记忆装置，其特征在于，所述控制器控制所述非挥发性存储器通过所述非挥发性存储器中的多个字线的一相同字线来存取所述多组记忆细胞。
18.如权利要求14所述的记忆装置，其特征在于，所述多组记忆细胞是用来存储对应于一组逻辑页面的一混合页面，以及所述组逻辑页面中的一第一逻辑页面的一第一位与所述组逻辑页面中的一第二逻辑页面的一第一位是被组态成存储于所述多组记忆细胞中的一相同记忆细胞中。
19.一种包括如权利要求14所述的记忆装置的电子装置，所述电子装置的特征在于，还包括：
所述主装置，耦接至所述记忆装置，其中所述主装置包括：
至少一处理器，用来控制所述主装置的运作；以及
一电源供应电路，耦接至所述至少一处理器，用来提供电源给所述至少一处理器以及所述记忆装置；
其中所述记忆装置提供存储空间给所述主装置。
20.一种记忆装置的控制器，其特征在于，所述记忆装置包括所述控制器以及一非挥发性存储器，所述非挥发性存储器包括至少一非挥发性存储器组件，所述控制器包括：
一处理电路，用来依据来自一主装置的多个主装置指令来控制所述控制器，以容许所述主装置通过所述控制器存取所述非挥发性存储器，其中：
若所述主装置发送一写入指令至所述记忆装置，所述控制器依据数据产生分别对应于所述非挥发性存储器的多组记忆细胞的多个错误更正码组块，以供建立所述多个错误更正码组块与所述多组记忆细胞之间的一对一映射，其中所述多个主装置指令包括所述写入指令；以及
所述控制器将所述多个错误更正码组块分别存储至所述多组记忆细胞中，以避免所述多个错误更正码组块的任两个错误更正码组块共享所述多组记忆细胞的一相同组记忆细胞，以加强所述控制器对于所述数据的读取效能。
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