TW202044264A - 用來藉助於資訊排列進行記憶裝置的存取管理的方法、記憶裝置及其控制器、以及電子裝置 - Google Patents

用來藉助於資訊排列進行記憶裝置的存取管理的方法、記憶裝置及其控制器、以及電子裝置 Download PDF

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Abstract

本發明提供一種用來藉助於資訊排列進行一記憶裝置的存取管理的方法以及相關設備（例如該記憶裝置及其控制器、以及電子裝置）。該方法可包含：當該主裝置發送一寫入指令至該記憶裝置，利用該記憶體控制器依據資料產生分別對應於該非揮發性記憶體的多組記憶細胞的多個錯誤更正碼（簡稱ECC）組塊，以供建立該多個ECC組塊與該多組記憶細胞之間的一對一映射；以及利用該記憶體控制器將該多個ECC組塊分別儲存至該多組記憶細胞中，以避免該多個ECC組塊的任兩個ECC組塊共用該多組記憶細胞的相同組記憶細胞，以加強該記憶體控制器對於該資料的讀取效能。

Description

用來藉助於資訊排列進行記憶裝置的存取管理的方法、記憶裝置及其控制器、以及電子裝置
本發明係關於快閃記憶體的存取控制，尤指一種用來藉助於資訊排列進行一記憶裝置的存取管理的方法以及相關設備（例如該記憶裝置及其控制器諸如該記憶裝置中之一記憶體控制器、以及一電子裝置）。
近年來由於記憶體的技術不斷地發展，各種可攜式或非可攜式記憶裝置（例如：分別符合SD/MMC、CF、MS、XD及UFS標準之記憶卡；又例如：固態硬碟（solid state drive, SSD）；又例如：分別符合UFS及EMMC規格之嵌入式（embedded）記憶裝置）被廣泛地實施於諸多應用中。因此，這些記憶裝置中之記憶體的存取控制遂成為相當熱門的議題。
以常用的NAND型快閃記憶體而言，其主要可包含單階細胞（single level cell, SLC）與多階細胞（multiple level cell, MLC）兩大類之快閃記憶體。單階細胞快閃記憶體中之每個被當作記憶細胞（memory cell）的電晶體只有兩種電荷值，分別用來表示邏輯值0與邏輯值1。另外，多階細胞快閃記憶體中之每個被當作記憶細胞的電晶體的儲存能力則被充分利用，係採用較高的電壓來驅動，以透過不同級別的電壓在一個電晶體中記錄至少兩位元的資訊（諸如00、01、11、10）。理論上，多階細胞快閃記憶體的記錄密度可以達到單階細胞快閃記憶體的記錄密度之至少兩倍，這對於曾經在發展過程中遇到瓶頸的NAND型快閃記憶體之相關產業而言，是非常好的消息。
相較於單階細胞快閃記憶體，由於多階細胞快閃記憶體之價格較便宜，並且在有限的空間裡可提供較大的容量，故多階細胞快閃記憶體很快地成為市面上之記憶裝置競相採用的主流。然而，多階細胞快閃記憶體的不穩定性所導致的問題也一一浮現。為了確保在記憶裝置中對快閃記憶體之存取控制能符合相關規範，快閃記憶體的控制器通常備有某些管理機制以妥善地管理資料之存取。
依據相關技術，具備上列管理機制的記憶裝置仍有不足之處。例如，當三階細胞（triple level cell, TLC）快閃記憶體被應用於記憶裝置時，會有位元錯誤率增加等問題。雖然針對自三階細胞快閃記憶體讀取資料之傳統感測方案已被提出來嘗試解決這些問題，但在具有四階細胞（Quadruple level cell, QLC）快閃記憶體的記憶裝置上並不管用。尤其，傳統感測方案對於在四階細胞快閃記憶體中之每記憶細胞的高階儲存電位（high-level per memory cell）並不好，且系統可靠性（reliability）會被最弱頁面限制。因此，需要一種新穎的方法以及相關架構，以在沒有副作用或較不會帶來副作用的強況下加強整體效能。
本發明之一目的在於提供一種用來藉助於資訊排列進行一記憶裝置的存取管理的方法、相關設備（例如該記憶裝置及其控制器諸如該記憶裝置中之一記憶體控制器、以及一電子裝置），以解決上述問題。
本發明之另一目的在於提供一種用來藉助於資訊排列進行一記憶裝置的存取管理的方法、相關設備（例如該記憶裝置及其控制器諸如該記憶裝置中之一記憶體控制器、以及一電子裝置），以在沒有副作用或較不會帶來副作用的情況下加強整體效能。
本發明至少一實施例提供一種用來藉助於資訊排列進行一記憶裝置的存取管理的方法。該記憶裝可包含一非揮發性記憶體（non-volatile memory, NV memory）以及用來控制該非揮發性記憶體的存取的一記憶體控制器，以及該非揮發性記憶體可包含至少一非揮發性記憶體元件（例如一或多個非揮發性記憶體元件）。該方法可包含：若一主裝置發送一寫入指令至該記憶裝置，利用該記憶體控制器依據資料產生分別對應於該非揮發性記憶體的複數組記憶細胞的複數個錯誤更正碼（error correction code, ECC）組塊（chunk），以供建立該複數個錯誤更正碼組塊與該複數組記憶細胞之間的一對一映射；以及利用該記憶體控制器將該複數個錯誤更正碼組塊分別儲存至該複數組記憶細胞中，以避免該複數個錯誤更正碼組塊的任兩個錯誤更正碼組塊共用該複數組記憶細胞的一相同組記憶細胞，以加強該記憶體控制器對於該資料的讀取效能。
除了以上方法外，本發明亦提供一種記憶裝置，且該記憶裝置可包含一非揮發性記憶體以及一控制器。該非揮發性記憶體係用來儲存資訊，其中該非揮發性記憶體可包含至少一非揮發性記憶體元件（例如一或多個非揮發性記憶體元件）。該控制器係耦接至該非揮發性記憶體，且該控制器係用來控制該記憶裝置的運作。另外，該控制器包含一處理電路，其係用來依據來自一主裝置的複數個主裝置指令來控制該控制器，以容許該主裝置透過該控制器存取該非揮發性記憶體。例如，若該主裝置發送一寫入指令至該記憶裝置，該控制器依據資料產生分別對應於該非揮發性記憶體的複數組記憶細胞的複數個錯誤更正碼組塊，以供建立該複數個錯誤更正碼組塊與該複數組記憶細胞之間的一對一映射，其中該複數個主裝置指令包含該寫入指令。此外，該控制器將該複數個錯誤更正碼組塊分別儲存至該複數組記憶細胞中，以避免該複數個錯誤更正碼組塊的任兩個錯誤更正碼組塊共用該複數組記憶細胞的一相同組記憶細胞，以加強該控制器對於該資料的讀取效能。
依據某些實施例，本發明亦提供一種電子裝置。該電子裝置可包含上述記憶裝置，且可另包含：該主裝置，耦接至該記憶裝置。該主裝置可包含：至少一處理器，用來控制該主裝置的運作；以及一電源供應電路，耦接至該至少一處理器，用來提供電源給該至少一處理器以及該記憶裝置。另外，該記憶裝置可提供儲存空間給該主裝置。
除了以上方法外，本發明亦提供一種記憶裝置的控制器，其中該記憶裝置包含該控制器以及一非揮發性記憶體。該非揮發性記憶體可包含至少一非揮發性記憶體元件（例如一或多個非揮發性記憶體元件）。另外，該控制器包含一處理電路，其係用來依據來自一主裝置的複數個主裝置指令來控制該控制器，以容許該主裝置透過該控制器存取該非揮發性記憶體。例如，若該主裝置發送一寫入指令至該記憶裝置，該控制器依據資料產生分別對應於該非揮發性記憶體的複數組記憶細胞的複數個錯誤更正碼組塊，以供建立該複數個錯誤更正碼組塊與該複數組記憶細胞之間的一對一映射，其中該複數個主裝置指令包含該寫入指令。此外，該控制器將該複數個錯誤更正碼組塊分別儲存至該複數組記憶細胞中，以避免該複數個錯誤更正碼組塊的任兩個錯誤更正碼組塊共用該複數組記憶細胞的一相同組記憶細胞，以加強該控制器對於該資料的讀取效能。
本發明的方法及相關設備能確保整個系統（例如該主裝置以及該記憶裝置）妥善地運作，以避免相關技術中的問題，諸如位元錯誤率（bit error rate）提高、因為最弱頁面造成之系統可靠性（reliability）降低等。另外，實施本發明的實施例不會大幅增加額外成本。因此，相關技術的問題能被解決，而整體成本不會增加太多。相較於相關技術，本發明的方法及相關設備能在沒有副作用或較不會帶來副作用的情況下提升整體效能。
第1圖為依據本發明一實施例之電子裝置10的示意圖，其中電子裝置10可包含一主裝置50以及一記憶裝置100。主裝置50可包含至少一處理器（例如一或多個處理器），可統稱為處理器52，且可另包含耦接至處理器52的一電源供應電路54。處理器52可用來控制主裝置50的運作，而電源供應電路54可用來提供電源給處理器52以及記憶裝置100，並且輸出一或多個驅動電壓給記憶裝置100。記憶裝置100可用來提供儲存空間給主裝置50，並且自主裝置50取得該一或多個驅動電壓以作為記憶裝置100的電源。主機50的例子可包含（但不限於）：多功能行動電話（multifunctional mobile phone）、平板電腦（tablet）以及個人電腦（personal computer）諸如桌上型電腦與膝上型電腦。記憶裝置100的例子可包含（但不限於）：固態硬碟（solid state drive, SSD）以及各種類型的嵌入式（embedded）記憶裝置諸如符合快捷外設互聯（Peripheral Component Interconnect Express, PCIe）標準的嵌入式記憶裝置等。依據本實施例，記憶裝置100可包含一控制器諸如記憶體控制器110，且可另包含一非揮發性記憶體（non-volatile memory, NV memory）120，其中該控制器諸如記憶體控制器110係用來控制記憶裝置100的運作以及存取非揮發性記憶體120，而非揮發性記憶體120係用來儲存資訊。非揮發性記憶體120可包含至少一非揮發性記憶體元件（例如一或多個非揮發性記憶體元件），諸如複數個非揮發性記憶體元件122-1、122-2、…及122-N，其中「N」可表示大於一的正整數。例如，非揮發性記憶體120可為一快閃記憶體，而非揮發性記憶體元件122-1、122-2、…及122-N可為複數個快閃記憶體晶片或複數個快閃記憶體裸晶，但本發明不限於此。
如第1圖所示，記憶體控制器110可包含一處理電路諸如一微處理器112、一儲存單元諸如一唯讀記憶體（Read Only Memory, ROM）112M、一控制邏輯電路114、一隨機存取記憶體（Random Access Memory, RAM）116以及一傳輸介面電路118，其中這些元件可透過一匯流排彼此耦接。隨機存取記憶體116係以一靜態隨機存取記憶體（Static RAM, SRAM）來實施，但本發明不限於此。隨機存取記憶體116可用來提供內部儲存空間給記憶體控制器110，例如，隨機存取記憶體116可用來作為一緩衝記憶體以緩衝資料。另外，本實施例之唯讀記憶體112M係用來儲存一程式碼112C，而微處理器112則用來執行程式碼112C以控制對快閃記憶體模組120之存取。請注意，在某些例子中，程式碼112C可儲存在隨機存取記憶體116或任何形式之記憶體內。此外，控制邏輯電路114可用來控制快閃記憶體模組120，且可包含用來保護資料及／或進行錯誤更正的一資料保護電路，其中該資料保護電路可包含複數個子電路諸如一錯誤更正碼（error correction code，簡稱為ECC）組塊（chunk）排列電路114A、一ECC及隨機化器（randomizer）電路114E等，但本發明不限於此。傳輸介面電路118可符合一特定通訊標準（諸如串列高級技術附件（Serial Advanced Technology Attachment, SATA）標準、外設組件互聯（Peripheral Component Interconnect, PCI）標準、快捷外設互聯標準、通用快閃儲存（Universal Flash Storage, UFS）標準等），且可依據該特定通訊標準進行通訊，例如為記憶裝置100，和主裝置50進行通訊，其中主裝置50可包含符合該特定通訊標準之對應的傳輸介面電路，來為主裝置50，和記憶裝置100進行通訊。
在本實施例中，主裝置50可傳送主裝置指令（host command）與對應的邏輯位址至記憶體控制器110來存取記憶裝置100。記憶體控制器110接收主裝置指令與邏輯位址，並將主裝置指令轉譯成記憶體操作指令（可簡稱為操作指令），再以操作指令控制非揮發性記憶體120讀取、寫入（write）／編程（program）非揮發性記憶體120當中某些實體位址之記憶單位（例如資料頁面），其中實體位址對應於邏輯位址。當記憶體控制器110對非揮發性記憶體元件122-1、122-2、…及122-N中之任一非揮發性記憶體元件122-n進行一抹除（erase）運作時（符號「n」可表示區間[1, N]中之任一整數），非揮發性記憶體元件122-n的多個區塊（block）中之至少一個區塊可被抹除，其中該多個區塊中的每一區塊可包含多個頁面（例如資料頁面），且一存取運作（例如讀取或寫入）可對一或多個頁面進行，但本發明不限於此。
第2圖為依據本發明一實施例之一三維（three-dimensional, 3D）NAND型快閃記憶體的示意圖。例如，上述至少一非揮發性記憶體元件（例如一或多個非揮發性記憶體元件）中之任一記憶體元件，諸如非揮發性記憶體元件122-1、122-2、…及122-N中之每一記憶體元件，可基於第2圖所示之三維NAND型快閃記憶體來實施，但本發明不限於此。
依據本實施例，該三維NAND型快閃記憶體可包含以一三維架構排列的複數個記憶細胞，諸如分別被排列於垂直Z軸的Nz層並且對齊分別對應於X軸、Y軸及Z軸的三個方向的(Nx * Ny * Nz)個記憶細胞{{M(1, 1, 1), …, M(Nx, 1, 1)}, {M(1, 2, 1), …, M(Nx, 2, 1)}, …, {M(1, Ny, 1), …, M(Nx, Ny, 1)}}、{{M(1, 1, 2), …, M(Nx, 1, 2)}, {M(1, 2, 2), …, M(Nx, 2, 2)}, …, {M(1, Ny, 2), …, M(Nx, Ny, 2)}}、…、以及{{M(1, 1, Nz), …, M(Nx, 1, Nz)}, {M(1, 2, Nz), …, M(Nx, 2, Nz)}, …, {M(1, Ny, Nz), …, M(Nx, Ny, Nz)}}，且可另包含用於選擇控制的複數個選擇器電路，諸如被排列於該Nz層上面的一上方層（upper layer）的(Nx * Ny)個上方選擇器電路{MBLS(1, 1), …, MBLS(Nx, 1)}、{MBLS(1, 2), …, MBLS(Nx, 2)}、…及{MBLS(1, Ny), …, MBLS(Nx, Ny)}、以及被排列於該Nz層下面的一下方層（lower layer）的(Nx * Ny)個下方選擇器電路{MSLS(1, 1), …, MSLS(Nx, 1)}、{MSLS(1, 2), …, MSLS(Nx, 2)}、…及{MSLS(1, Ny), …, MSLS(Nx, Ny)}。另外，該三維NAND型快閃記憶體可包含用於存取控制的複數個位元線（bit line）以及複數個字線（word line），諸如被排列於該上方層上面的一頂部層（top layer）的Nx個位元線BL(1)、…及BL(Nx)、以及分別被排列於該Nz層的(Ny * Nz)個字線{WL(1, 1), WL(2, 1), …, WL(Ny, 1)}、{WL(1, 2), WL(2, 2), …, WL(Ny, 2)}、…及{WL(1, Nz), WL(2, Nz), …, WL(Ny, Nz)}。此外，該三維NAND型快閃記憶體可包含用於選擇控制的複數個選擇線，諸如被排列於該上方層的Ny個上方選擇線BLS(1)、BLS(2)、…及BLS(Ny)、以及被排列於該下方層的Ny個下方選擇線SLS(1)、SLS(2)、…及SLS(Ny)，且可另包含用於提供多個參考位準的複數個源極線，諸如被排列於該下方層下面的一底部層（bottom layer）的Ny個源極線SL(1)、SL(2)、…及SL(Ny)。
如第2圖所示，該三維NAND型快閃記憶體可被區分成沿著Y軸分佈的Ny個電路模組PS2D(1)、PS2D(2)、…及PS2D(Ny)。為便於理解，電路模組PS2D(1)、PS2D(2)、…及PS2D(Ny)可具有與一平面NAND快閃記憶體（其記憶細胞被排列於一單一層）類似的某些電氣特徵，因此可分別被視為多個虛擬二維（pseudo-2D）電路模組，但本發明不限於此。另外，電路模組PS2D(1)、PS2D(2)、…及PS2D(Ny)中的任一電路模組PS2D(ny)可包含Nx個次要（secondary）電路模組S(1, ny)、…及S(Nx, ny)，其中「ny」可表示區間[1, Ny]中之任一整數。例如，電路模組PS2D(1)可包含Nx個次要電路模組S(1, 1)、…及S(Nx, 1)，電路模組PS2D(2)可包含Nx個次要電路模組S(1, 2)、…及S(Nx, 2)，…，以及電路模組PS2D(Ny)可包含Nx個次要電路模組S(1, Ny)、…及S(Nx, Ny)。在電路模組PS2D(ny)中，次要電路模組S(1, ny)、…及S(Nx, ny)中的任一次要電路模組S(nx, ny)可包含Nz個記憶細胞M(nx, ny, 1)、M(nx, ny, 2)、…及M(nx, ny, Nz)，且可包含對應於記憶細胞M(nx, ny, 1)、M(nx, ny, 2)、…及M(nx, ny, Nz)的一組選擇器電路，諸如上方選擇器電路MBLS(nx, ny)以及下方選擇器電路MSLS(nx, ny)，其中「nx」可表示區間[1, Nx]中之任一整數。上方選擇器電路MBLS(nx, ny)、下方選擇器電路MSLS(nx, ny)以及記憶細胞M(nx, ny, 1)、M(nx, ny, 2)、…及M(nx, ny, Nz)可由電晶體來實施。例如，上方選擇器電路以及下方選擇器電路MSLS(nx, ny)可由不具有任何浮動閘（floating gate）的普通電晶體來實施，而記憶細胞M(nx, ny, 1)、M(nx, ny, 2)、…及M(nx, ny, Nz)中之任一記憶細胞M(nx, ny, nz)可由一浮動閘電晶體來實施，其中「nz」可表示區間[1, Nz]中之任一整數，但本發明不限於此。此外，在電路模組PS2D(ny)中的上方選擇器電路MBLS(1, ny)、…及MBLS(Nx, ny)可依據對應的選擇線BLS(ny)上的選擇訊號來進行選擇，而在電路模組PS2D(ny)中的下方選擇器電路MSLS(1, ny)、…及MSLS(Nx, ny)可依據對應的選擇線SLS(ny)上的選擇訊號來進行選擇。
第3圖依據本發明一實施例繪示第2圖所示之三維NAND型快閃記憶體的某些局部結構。該三維NAND型快閃記憶體可設計成具有複數個棒狀（rod-shaped）局部結構諸如第3圖所示之棒狀局部結構，而該複數個棒狀局部結構可分別被安排來穿過次要電路模組{S(1, 1), …, S(Nx, 1)}、{S(1, 2), …, S(Nx, 2)}、…及{S(1, Ny), …, S(Nx, Ny)}。為便於理解，該複數個棒狀局部結構可分別被視為第2圖所示之架構中之次要電路模組{S(1, 1), …, S(Nx, 1)}、{S(1, 2), …, S(Nx, 2)}、…及{S(1, Ny), …, S(Nx, Ny)}之相關電晶體的通道，諸如用於實施上方選擇器電路MBLS(nx, ny)以及下方選擇器電路MSLS(nx, ny)的普通電晶體的通道以及用於實施記憶細胞M(nx, ny, nz)的浮動閘電晶體的通道。依據某些實施例，該複數個棒狀局部結構的數量可等於次要電路模組{S(1, 1), …, S(Nx, 1)}、{S(1, 2), …, S(Nx, 2)}、…及{S(1, Ny), …, S(Nx, Ny)}的總數(Nx * Ny)，但本發明不限於此。例如，該複數個記憶細胞的排列可予以變化，而複數個棒狀局部結構的數量可相對應地改變。
另外，該三維NAND型快閃記憶體可被設計成具有複數個管狀（pipe-shaped）局部結構，且該複數個管狀局部結構可被安排來環繞（encircle）該複數個棒狀局部結構以形成次要電路模組{S(1, 1), …, S(Nx, 1)}、{S(1, 2), …, S(Nx, 2)}、…及{S(1, Ny), …, S(Nx, Ny)}的各個元件，尤其是形成第2圖所示之架構中該複數個記憶細胞的各個控制閘與各個浮動閘以及該複數個選擇器電路的各個閘。記憶細胞{{M(1, 1, 1), M(2, 1, 1), …}, {M(1, 1, 2), M(2, 1, 2), …}, …}以及字線{WL(1, 1), WL(1, 2), …}繪示於第3圖中，且第3圖所示之管狀局部結構可指出有某些額外局部結構圍繞該複數個棒狀局部結構的每一者，其中針對這些額外局部結構的細節會在後續的實施例中進一步說明。
第4圖依據本發明一實施例繪示第2圖所示之三維NAND型快閃記憶體的該複數個記憶細胞中的一個記憶細胞的某些實施細節。如第4圖所示，記憶細胞M(nx, ny, nz)可包含該複數個棒狀局部結構中之一者的一部分，諸如對應於次要電路模組S(nx, ny)的棒狀局部結構中的一棒段（rod segment）Mch，且可另包含具有相同對稱軸的某些管狀局部結構。例如，棒段Mch的上側Md與下側Ms可用來當作用於實施記憶細胞M(nx, ny, nx)的浮動閘電晶體的汲極與源極，且這些管狀局部結構中之一第一管狀局部結構Mfg以及一第二管狀局部結構Mcg可用來作為這個浮動閘電晶體的浮動閘以及控制閘。這些管狀局部結構中的其它管狀局部結構，諸如棒段Mch與該第一管狀局部結構Mfg之間的管狀局部結構以及該第一管狀局部結構Mfg與該第二管狀局部結構Mcg之間的管狀局部結構，可由一或多個絕緣材料來實施。
依據某些實施例，第2圖所示之架構中的該複數個選擇器電路中的任一選擇器電路可藉由修改第4圖所示之架構來實施。例如，棒段Mch的上側Md與下側Ms可用來作為用於實施這個選擇器電路的普通電晶體的汲極與源極，而這些管狀局部結構中的第二管狀局部結構Mcg可用來作為這個普通電晶體的閘極，其中第一管狀局部結構Mfg應從該一或多個絕緣材料移除。因此，棒段Mch與第二管狀局部結構Mcg之間只會有一個管狀局部結構，但本發明不限於此。
第5圖為依據本發明一實施例之一種用來藉助於資訊排列進行一記憶裝置的存取管理的方法的工作流程200。該方法可應用於電子裝置10、記憶裝置100、以及可用來控制非揮發性記憶體120的記憶體控制器110。例如，記憶裝置100（例如記憶體控制器110）可依據該方法來運作。基於該方法，記憶體控制器110可藉助於該資訊排列來進行記憶裝置100的存取管理。
在步驟210中，當主裝置50發送一寫入指令至記憶裝置100，記憶裝置100可利用記憶體控制器110依據資料產生分別對應於非揮發性記憶體120的複數組記憶細胞的複數個ECC組塊，以供建立該複數個ECC組塊與該複數組記憶細胞之間的一對一映射。依據本實施例，非揮發性記憶體120的該複數組記憶細胞可表示對應於字線{WL(1, 1), WL(2, 1), …, WL(Ny, 1)}、{WL(1, 2), WL(2, 2), …, WL(Ny, 2)}、…、及{WL(1, Nz), WL(2, Nz), …, WL(Ny, Nz)}中之一特定字線的一系列記憶細胞，諸如字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)。例如，該一對一映射可包含分別於該複數個ECC組塊與該複數組記憶細胞之間的一對一映射關係，諸如分別於該複數個ECC組塊與字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)中之複數個群組之間的映射關係。
在步驟220中，記憶裝置100可利用記憶體控制器110將該複數個ECC組塊分別儲存至該複數組記憶細胞中，以避免該複數個ECC組塊的任兩個ECC組塊共用該複數組記憶細胞的一相同組記憶細胞，以加強記憶體控制器110對於該資料的讀取效能。例如，在該複數組記憶細胞表示字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)的情況下，記憶體控制器110可將該複數個ECC組塊分別儲存至字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)中。
為便於理解，該方法可用工作流程200說明，但本發明不限於此。依據某些實施例，一或多個步驟可於工作流程200中被新增、刪除、或修改。
基於該方法，本發明的設備（例如電子裝置10、記憶裝置100以及記憶體控制器110）可加強整體效能並且避免相關技術的問題諸如位元錯誤率（bit error rate）提高、因為最弱頁面造成之系統可靠性（reliability）降低等。例如，記憶體控制器110針對四階細胞（Quadruple level cell, QLC）記憶細胞的一軟讀取（soft-read）機制可控制非揮發性記憶體120利用非揮發性記憶體120的15個內部感測點以自非揮發性記憶體120正確地讀取該資料，其中字線{WL(1, 1), WL(2, 1), …, WL(Ny, 1)}、{WL(1, 2), WL(2, 2), …, WL(Ny, 2)}、…、及{WL(1, Nz), WL(2, Nz), …, WL(Ny, Nz)}中之每一字線的記憶細胞，諸如字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)，可用來儲存四個邏輯頁面，諸如一下方頁面（lower page）、一中間頁面（middle page）、一上方頁面（upper page）及一頂端頁面（top page）。為便於理解，假設記憶體控制器110的該軟讀取機制可於一軟讀取運作（例如一探測（probing）運作）的期間自非揮發性記憶體120取得一符號位元（sign bit）以及一軟位元（soft-bit）。關於在一系列軟讀取運作（例如探測運作）的期間判斷關於字線WL(ny, nz)的相關軟資訊（soft information），會需要一長時間的時期諸如非揮發性記憶體120的總內部讀取忙碌時間（total internal read busy time）。例如，例如，內部讀取忙碌時間的時期（internal read busy time period）的數量可對應於用來區別一四階細胞記憶細胞的16個可能電壓位準的臨界電壓（threshold voltage, Vth）的數量，以及該總內部讀取忙碌時間可為這些內部讀取忙碌時間的時期的總和的倍數，諸如(15 * 3)，但本發明不限於此。若臨界電壓分布因為某些原因而偏移，會需要進行另一讀取來辨識臨界電壓偏移量，以取得該軟資訊以供正確地判斷該四階細胞記憶細胞的位元資訊，諸如對應於該16個可能電壓位準中之一者的四個位元。請注意，於相關技術中的邏輯位元對實體細胞映射（logic bit-to-physical cell mapping）不利於在四階細胞快閃記憶體中之每記憶細胞的高階儲存電位（high-level per memory cell）。本發明的方法以及相關架構能進行該資訊排列諸如位元重新分配（bit re-allocation）以加強系統可靠性，並且能在沒有副作用或較不會帶來副作用的情況下加強整體效能。
第6圖依據本發明一實施例於其下半部繪示該方法的一組塊排列控制方案，其中另一組塊排列控制方案亦繪示於圖中以便於理解。依據本實施例，該複數組記憶細胞中之每一記憶細胞係用來儲存複數個位元諸如四個位元，其中該四個位元可分別屬於該四個邏輯頁面。另外，該複數組記憶細胞可用來儲存對應於一組邏輯頁面（諸如該四個邏輯頁面）的一混合（hybrid）頁面。例如，在該複數組記憶細胞表示字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)的情況下，這些記憶細胞可儲存該混合頁面，以及這些記憶細胞的各自的位元可被視為該四個邏輯頁面。本實施例中的該混合頁面可稱為成對頁面（pair-page），且因此針對一個成對頁面的某些ECC組塊可繪示於圖中，但本發明不限於此。
假設該資料可以用分別對應於該四個邏輯頁面（例如該下方頁面、該中間頁面、該上方頁面及該頂端頁面）的四組ECC組塊{ECCc(1), ECCc(2), …, ECCc((1/4) * Nc)}、{ECCc((1/4) * Nc + 1), ECCc((1/4) * Nc + 2), …, ECCc((1/2) * Nc)}、{ECCc((1/2) * Nc + 1), ECCc((1/2) * Nc + 2), …, ECCc((3/4) * Nc)}、以及{ECCc((3/4) * Nc + 1), ECCc((3/4) * Nc + 2), …, ECCc(Nc)}來保護，諸如第6圖上半部所示之Nc個ECC組塊，其中「Nc」可表示大於一的正整數。依據本實施例，Nc為四的倍數。該資料可被分為其Nc個子集合，並且該資料的該Nc個子集合可以用ECC組塊{ECCc(1), ECCc(2), …, ECCc((1/4) * Nc)}、{ECCc((1/4) * Nc + 1), ECCc((1/4) * Nc + 2), …, ECCc((1/2) * Nc)}、{ECCc((1/2) * Nc + 1), ECCc((1/2) * Nc + 2), …, ECCc((3/4) * Nc)}、以及 {ECCc((3/4) * Nc + 1), ECCc((3/4) * Nc + 2), …, ECCc(Nc)}的各自的校驗（parity）資訊（諸如校驗碼（parity code））來保護。由於該四個邏輯頁面的其中一者可為在該混合頁面（例如一個成對頁面）中的一最弱頁面，故會因為第6圖上半部所示之組塊排列而需要一長時間的時期諸如非揮發性記憶體120的該總內部讀取忙碌時間。
如第6圖下半部所示，記憶體控制器110可產生一系列ECC組塊ECCC(1)、ECCC(2)、ECCC(3)、ECCC(4)、ECCC(5)、ECCC(6)、ECCC(7)、ECCC(8)、…、ECCC(Nc - 3)、ECCC(Nc - 2)、ECCC(Nc - 1)及ECCC(Nc)以作為在步驟210中分別對應於該複數組記憶細胞的該複數個ECC組塊。依據本實施例，記憶體控制器110可以用分別對應於該複數組記憶細胞（例如字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)中之該複數個群組）的該系列ECC組塊ECCC(1)、ECCC(2)、ECCC(3)、ECCC(4)、ECCC(5)、ECCC(6)、ECCC(7)、ECCC(8)、…、ECCC(Nc - 3)、ECCC(Nc - 2)、ECCC(Nc - 1)及ECCC(Nc)來保護該資料，其中這些ECC組塊的組塊數量Nc可等於該複數組記憶細胞的組數量（例如字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)中之該複數個群組的群組數量），但本發明不限於此。例如，在步驟210中所述該複數個ECC組塊的任一ECC組塊，諸如該系列ECC組塊ECCC(1)、ECCC(2)、ECCC(3)、ECCC(4)、ECCC(5)、ECCC(6)、ECCC(7)、ECCC(8)、…、ECCC(Nc - 3)、ECCC(Nc - 2)、ECCC(Nc - 1)及ECCC(Nc)中之任一ECC組塊ECCC(nc)，可包含該複數組記憶細胞中之一組記憶細胞的各自的位元，諸如字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)中之該複數個群組的一群組的各自的位元，其中「nc」可表示在區間[1, Nc]中的任意整數。尤其，ECC組塊ECCC(nc)可為這些ECC組塊中之第nc個ECC組塊，而該群組可為該複數個群組中之第nc個群組。
依據某些實施例，在步驟210中所述之該複數個ECC組塊的任一ECC組塊，諸如ECC組塊ECCC(nc)，可包含由該複數組記憶細胞中之該組記憶細胞的各自的位元形成的一個二維（two-dimensional, 2D）陣列的位元資訊，諸如由該複數個群組的該群組的各自的位元形成的該二維陣列的位元資訊。例如，ECC組塊ECCC(nc)可為第nc個ECC組塊，以及該群組可為該複數個群組中之第nc個群組。
依據某些實施例，針對第6圖下半部所示之組塊排列控制方案，Nc並不限定為四的倍數，只要不妨礙該組塊排列控制方案的實施，Nc可為大於一的任意整數。
第7圖依據本發明一實施例繪示該方法的一位元排列控制方案。ECC組塊ECCC(nc)諸如第7圖所示之Nc個ECC組塊ECCC(1)、ECCC(2)、…、及ECCC(Nc)的任一者可包含Ns位元的碼字（codeword）（或稱Ns位元碼字），且該Ns位元的碼字可包含Nm位元的訊息（或稱Nm位元訊息），且可另包含Np位元的校驗資訊（或稱Np位元校驗資訊）諸如Np位元的奇偶校驗碼（parity code）（或稱Np位元奇偶校驗碼），其中Ns = Nm + Np，且Ns、Nm及Np的每一者可為大於一的整數。依據本實施例，Ns為四的倍數，且Nm及Np的每一者較佳為四的倍數。Nc個ECC組塊ECCC(1)、ECCC(2)、…、及ECCC(Nc)各自的Nm位元訊息可作為在第6圖所示之實施例中之該資料的該Nc個子集合的例子。另外，在Nc個ECC組塊ECCC(1)、ECCC(2)、…、及ECCC(Nc)的任一ECC組塊中之這樣的一系列四位元資訊，諸如在ECC組塊ECCC(nc)中之多個行（column）的四位元（例如每行四位元，如第7圖所示），可作為該複數組記憶細胞中之該組記憶細胞的各自的位元的例子，並且由在ECC組塊ECCC(nc)中之該多個行的四位元形成的陣列可作為該二維陣列的位元資訊的例子。
為便於理解，字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)中之該複數個群組可分別繪示為第7圖底部所示之Nc個群組的記憶細胞GP(1)、GP(2)、…、及GP(Nc)，但本發明不限於此。Nc個群組的記憶細胞GP(1)、GP(2)、…、及GP(Nc)可分別作為在步驟210中所述之該複數組記憶細胞的例子。如第7圖所示，第一群組記憶細胞GP(1)可包含記憶細胞M(1, ny, nz)、…、及M((Ns / 4), ny, nz)，第二群組記憶細胞GP(2)可包含記憶細胞M((Ns / 4) + 1, ny, nz)、…、及M(2 * (Ns / 4), ny, nz)，依此類推；以及第Nc群組記憶細胞GP(nc)可包含記憶細胞M((Nc - 1) * (Ns / 4) + 1, ny, nz)、…、及 M(Nc * (Ns / 4), ny, nz)。另外，該混合頁面（例如該成對頁面）的大小可等於(Ns * Nc)位元（在第7圖標示為「成對頁面大小 = (Ns * Nc) 位元」以求簡明），以及該混合頁面（例如該成對頁面）可被儲存為Nc個ECC組塊ECCC(1)、ECCC(2)、…、及ECCC(Nc)（標示為「成對頁面中總共Nc個ECC組塊」以求簡明）。由於該複數組記憶細胞諸如Nc個群組的記憶細胞GP(1)、GP(2)、…、及GP(Nc)可用來儲存該混合頁面（例如該成對頁面），且由於該混合頁面可對應於該四個邏輯頁面（例如該下方頁面、該中間頁面、該上方頁面以及該頂端頁面），該混合頁面（例如該成對頁面）的總位元數(Ns * Nc)可為Nc個群組的記憶細胞GP(1)、GP(2)、…、及GP(Nc)的總記憶細胞數(Nc * (Ns / 4))的四倍。
依據本實施例，記憶體控制器110可控制非揮發性記憶體120透過非揮發性記憶體120中之該複數個字線的一相同字線（例如字線WL(ny, nz)）來存取該複數組記憶細胞諸如Nc個群組的記憶細胞GP(1)、GP(2)、…、及GP(Nc)。尤其，記憶體控制器110可控制非揮發性記憶體120分別透過非揮發性記憶體120中之該複數個位元線（例如Nx個位元線BL(1)、…及BL(Nx)）來存取該複數組記憶細胞。另外，記憶體控制器110可控制非揮發性記憶體120透過非揮發性記憶體120中之該複數個位元線（例如Nx個位元線BL(1)、…及BL(Nx)）的一對應的位元線來存取該複數組記憶細胞中之任一記憶細胞。例如，Nc個群組的記憶細胞GP(1)、GP(2)、…、及GP(Nc)的總記憶細胞數量(Nc * (Ns / 4))可等於Nx，而該複數組記憶細胞諸如Nc個群組的記憶細胞GP(1)、GP(2)、…、及GP(Nc)可包含字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)，但本發明不限於此。記憶體控制器110可控制非揮發性記憶體120存取該複數組記憶細胞中之任一記憶細胞，諸如Nc個群組的記憶細胞GP(1)、GP(2)、…、及GP(Nc)的一記憶細胞，尤其，透過對應的字線WL(ny, nz)以及對應的位元線BL(nx)來存取記憶細胞M(nx, ny, nz)。
依據某些實施例，在該複數組記憶細胞係用來儲存對應於該組邏輯頁面的該混合頁面的情況下，該組邏輯頁面中之一第一邏輯頁面的一第一位元與該組邏輯頁面中之一第二邏輯頁面的一第一位元可被組態成儲存於在步驟210中所述之該複數組記憶細胞中之一相同記憶細胞中。尤其，該第一邏輯頁面的該第一位元、該第二邏輯頁面的該第一位元、以及該組邏輯頁面中之至少一其它邏輯頁面的至少一第一位元可被組態成儲存於該相同記憶細胞中。例如，基於第7圖所示之位元排列控制方案，該組邏輯頁面可包含該四個邏輯頁面諸如該下方頁面、該中間頁面、該上方頁面以及該頂端頁面。如第7圖所示，該四個邏輯頁面各自的第一位元被儲存於相同的記憶細胞諸如字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)中之第一記憶細胞M(1, ny, nz)中。類似地，該四個邏輯頁面各自的第nx位元被儲存在相同的記憶細胞諸如字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)中之第nx記憶細胞M(nx, ny, nz)中。例如，該四個邏輯頁面各自的第二位元被儲存在相同的記憶細胞諸如字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)中之第二記憶細胞M(2, ny, nz)中。
依據某些實施例，記憶體控制器110可控制非揮發性記憶體120透過非揮發性記憶體120中之該複數個位元線之對應的位元線存取在步驟210中所述之該複數組記憶細胞中之任一記憶細胞。例如，該複數組記憶細胞中之上述任一記憶細胞可用來儲存複數個位元諸如上述者（例如四個位元）。為簡明起見，與前述實施例類似之說明在此不重複贅述。
第8圖依據本發明一實施例繪示第7圖所示之位元排列控制方案的某些實施細節。ECC組塊ECCC(nc)諸如第8圖所示之Nc個ECC組塊ECCC(1)、ECCC(2)、…、及ECCC(Nc)中之任一者可包含10240位元的碼字（或稱10240位元碼字），且該10240位元的碼字可包含8192位元的訊息（或稱8192位元訊息），且可另包含2048位元的校驗資訊（或稱2048位元校驗資訊）諸如2048位元的奇偶校驗碼（或稱2048位元奇偶校驗碼），其中Nm = 8192以及Np = 2048。於是，該混合頁面的大小（或稱混合頁面大小）諸如該成對頁面的大小（或稱成對頁面大小）可等於((8192 + 2048) * Nc)位元，也就是(10240 * Nc)位元，而因此可等於(1280 * Nc)位元組（byte）（例如 (10240 / 8) = 1280），且可等於(1.25 * Nc)千位元組（kilobytes, KB）（例如(1280 / 1024) = 1.25）。另外，頁面大小（例如該組邏輯頁面中之一邏輯頁面的大小）可等於Nc個群組的記憶細胞GP(1)、GP(2)、…、及GP(Nc)的總記憶細胞數量(Nc * (Ns / 4))，而因此可等於(2560 * Nc)位元，也就是(320 * Nc)位元組。
例如，當Nc = 64，該混合頁面大小諸如該成對頁面大小可等於(1.25 * 64)千位元組，也就是80千位元組，且頁面大小可等於20千位元組（例如(80 / 4) = 20）。在此情況下，於字線WL(ny, nz)的記憶細胞M(1, ny, nz)、…、及M(Nx, ny, nz)中，131072個記憶細胞（例如(8192 / 4) * 64 = 131072）係用來儲存64個訊息，而32768個記憶細胞（例如(2048 / 4) * 64 = 32768）係用來儲存64筆校驗資訊（或64個奇偶校驗碼），但本發明不限於此。在某些例子中，Nc的數值可予以變化，且相關參數諸如混和頁面大小、頁面大小等可相對應地變化。為簡明起見，本實施例中與前述實施例類似之說明在此不重複贅述。
依據某些實施例，記憶體控制器110可利用ECC組塊排列電路114A來進行該資訊排列，諸如第6圖下半部所示之組塊排列控制方案的組塊排列、第7圖所示之位元排列控制方案的位元排列等。另外，ECC及隨機化器電路114E可包含一ECC編碼器以及一ECC解碼器以分別用來進行ECC編碼運作以及ECC解碼運作。ECC及隨機化器電路114E可另包含一隨機化器以及一去隨機化器（de-randomizer）以分別用來進行隨機化運作以及去隨機化運作。此外，記憶體控制器110可利用在ECC及隨機化器電路114E中的該ECC編碼器來對該資料的該Nc個子集合（諸如Nc個ECC組塊ECCC(1)、ECCC(2)、…、及ECCC(Nc)的各自的Nm位元訊息）進行編碼，以產生Nc個ECC組塊ECCC(1)、ECCC(2)、…、及ECCC(Nc)的各自的Np位元校驗資訊（或Np位元奇偶校驗碼）。例如，在ECC及隨機化器電路114E中的該ECC編碼器可分別將多個Nm位元訊息與多筆Np位元校驗資訊（或多個Np位元奇偶校驗碼）結合以產生多個Ns位元碼字，並且分別利用該多個Ns位元碼字作為Nc個ECC組塊ECCC(1)、ECCC(2)、…、及ECCC(Nc)。
第9圖依據本發明一實施例繪示該方法的一存取控制方案。基於這個存取控制方案，於將該資料寫入非揮發性記憶體120的期間，記憶體控制器110可先利用該隨機化器進行隨機化運作，接著再利用該ECC編碼器進行ECC編碼運作，但本發明不限於此。另外，於自非揮發性記憶體120讀取該資料的期間，記憶體控制器110可先利用該ECC解碼器進行ECC解碼運作，接著再利用該去隨機化器進行去隨機化運作，但本發明不限於此。
第10圖依據本發明另一實施例繪示該方法的一存取控制方案。基於這個存取控制方案，於將該資料寫入非揮發性記憶體120的期間，記憶體控制器110可先利用該ECC編碼器進行ECC編碼運作，接著再利用該隨機化器進行隨機化運作，但本發明不限於此。另外，於自非揮發性記憶體120讀取該資料的期間，記憶體控制器110可先利用該去隨機化器進行去隨機化運作，接著再利用該ECC解碼器進行ECC解碼運作，但本發明不限於此。
第11圖依據本發明一實施例繪示關於該方法的系統可靠性的提升的曲線，其中水平軸可表示每單一碼字的錯誤位元（error bit per single codeword），而垂直軸可表示碼字組塊數（codeword chunk number）。在將該方法應用於非揮發性記憶體120的該存取控制以前，第11圖所示之曲線原本不會互相對齊且這些曲線的峰值原本與彼此相距遙遠，例如因為在相關技術中的邏輯位元對實體細胞映射而導致的結果。基於該方法，記憶體控制器110可利用ECC組塊排列電路114A來進行該資訊排列，諸如第6圖下半部所示之組塊排列控制方案的組塊排列、第7圖所示之位元排列控制方案的位元排列等，並且可於將該資料寫入非揮發性記憶體120的期間利用ECC及隨機化器電路114E進行ECC編碼運作以及隨機化運作。另外，記憶體控制器110可依據ECC組塊排列電路114A的該資訊排列來讀取該資料，並且可於自非揮發性記憶體120讀取該資料的期間利用ECC組塊排列電路114A進行ECC解碼運作以及去隨機化運作。因此，記憶體控制器110能移動分別對應於最弱頁面、最強頁面以及至少一其它頁面（例如中間頁面）的曲線中的一或多個曲線，諸如對應於最弱頁面的曲線以及對應於最強頁面的曲線，以使第11圖所示之曲線的峰值變得較靠近彼此，以加強記憶裝置100的系統可靠性。為簡明起見，與前述實施例類似之說明在此不重複贅述。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:電子裝置 50:主裝置 52:處理器 54:電源供應電路 100:記憶裝置 110:記憶體控制器 112:微處理器 112C:程式碼 112M:唯讀記憶體 114:控制邏輯電路 114A:ECC組塊排列電路 114E:ECC及隨機化器電路 116:隨機存取記憶體 118:傳輸介面電路 120:非揮發性記憶體 122-1, 122-2, …, 122-N:非揮發性記憶體元件 M(1, 1, 1), M(2, 1, 1), …, M(Nx, 1, 1),M(1, 2, 1), …, M(Nx, 2, 1), …,M(1, Ny, 1), …, M(Nx, Ny, 1),M(1, 1, 2), M(2, 1, 2), …, M(Nx, 1, 2),M(1, 2, 2), …, M(Nx, 2, 2), …,M(1, Ny, 2), …, M(Nx, Ny, 2), …,M(1, 1, Nz), …, M(Nx, 1, Nz),M(1, 2, Nz), …, M(Nx, 2, Nz), …,M(1, Ny, Nz), …, M(Nx, Ny, Nz),M(nx, ny, nz),M((Ns / 4), ny, nz),M((Ns / 4) + 1, ny, nz),M(2 * (Ns / 4), ny, nz),M((Nc - 1) * (Ns / 4) + 1, ny, nz),M(Nc * (Ns / 4), ny, nz):記憶細胞 MBLS(1, 1), …, MBLS(Nx, 1),MBLS(1, 2), …, MBLS(Nx, 2), …,MBLS(1, Ny), …, MBLS(Nx, Ny):上方選擇電路 MSLS(1, 1), …, MSLS(Nx, 1),MSLS(1, 2), …, MSLS(Nx, 2), …,MSLS(1, Ny), …, MSLS(Nx, Ny):下方選擇電路 BL(1), …, BL(Nx):位元線 WL(1, 1), WL(2, 1), …, WL(Ny, 1),WL(1, 2), WL(2, 2), …, WL(Ny, 2), …,WL(1, Nz), WL(2, Nz), …, WL(Ny, Nz):字線 BLS(1), BLS(2), …, BLS(Ny):上方選擇線 SLS(1), SLS(2), …, SLS(Ny):下方選擇線 SL(1), SL(2), …, SL(Ny):源極線 PS2D(1), PS2D(2), …, PS2D(Ny):電路模組 S(1, 1), …, S(Nx, 1),S(1, 2), …, S(Nx, 2), …,S(1, Ny), …, S(Nx, Ny):次要電路模組 Mch:棒段 Md:棒段的上側 Ms:棒段的下側 Mfg:第一管狀局部結構 Mcg:第二管狀局部結構 200:工作流程 210, 220:步驟 ECCc(1),ECCc(2), …,ECCc((1/4) * Nc),ECCc((1/4) * Nc + 1),ECCc((1/4) * Nc + 2), …,ECCc((1/2) * Nc),ECCc((1/2) * Nc + 1),ECCc((1/2) * Nc + 2), …,ECCc((3/4) * Nc),ECCc((3/4) * Nc + 1),ECCc((3/4) * Nc + 2), …,ECCc(Nc),ECCC(1), ECCC(2), ECCC(3),ECCC(4), ECCC(5), ECCC(6),ECCC(7), ECCC(8), …,ECCC(Nc - 3), ECCC(Nc - 2),ECCC(Nc - 1), ECCC(Nc):ECC組塊 GP(1), GP(2), …, GP(Nc):群組
第1圖為依據本發明一實施例之一電子裝置的示意圖。 第2圖為依據本發明一實施例之一三維NAND型快閃記憶體的示意圖。 第3圖依據本發明一實施例繪示第2圖所示之三維NAND型快閃記憶體的某些局部結構。 第4圖依據本發明一實施例繪示第2圖所示之三維NAND型快閃記憶體的複數個記憶細胞中的一個記憶細胞的某些實施細節。 第5圖為依據本發明一實施例之一種用來藉助於資訊排列進行一記憶裝置的存取管理的方法的工作流程。 第6圖依據本發明一實施例於其下半部繪示該方法的一組塊排列（chunk arrangement）控制方案，其中另一組塊排列控制方案亦繪示於圖中以便於理解。 第7圖依據本發明一實施例繪示該方法的一位元排列（bit arrangement）控制方案。 第8圖依據本發明一實施例繪示第7圖所示之位元排列控制方案的某些實施細節。 第9圖依據本發明一實施例繪示該方法的一存取控制方案。 第10圖依據本發明另一實施例繪示該方法的一存取控制方案。 第11圖依據本發明一實施例繪示關於該方法的系統可靠性的提升的曲線。
10:電子裝置
50:主裝置
52:處理器
54:電源供應電路
100:記憶裝置
110:記憶體控制器
112:微處理器
112C:程式碼
112M:唯讀記憶體
114:控制邏輯電路
114A:ECC組塊排列電路
114E:ECC及隨機化器電路
116:隨機存取記憶體
118:傳輸介面電路
120:非揮發性記憶體
122-1,122-2,...,122-N:非揮發性記憶體元件

Claims (20)

  1. 一種用來藉助於資訊排列進行一記憶裝置的存取管理的方法，該記憶裝包含一非揮發性記憶體（non-volatile memory, NV memory）以及用來控制該非揮發性記憶體的存取的一記憶體控制器，該非揮發性記憶體包含至少一非揮發性記憶體元件，該方法包含： 若一主裝置發送一寫入指令至該記憶裝置，利用該記憶體控制器依據資料產生分別對應於該非揮發性記憶體的複數組記憶細胞的複數個錯誤更正碼（error correction code, ECC）組塊（chunk），以供建立該複數個錯誤更正碼組塊與該複數組記憶細胞之間的一對一映射；以及 利用該記憶體控制器將該複數個錯誤更正碼組塊分別儲存至該複數組記憶細胞中，以避免該複數個錯誤更正碼組塊的任兩個錯誤更正碼組塊共用該複數組記憶細胞的一相同組記憶細胞，以加強該記憶體控制器對於該資料的讀取效能。
  2. 如申請專利範圍第1項所述之方法，其中該一對一映射包含分別於該複數個錯誤更正碼組塊與該複數組記憶細胞之間的一對一映射關係。
  3. 如申請專利範圍第1項所述之方法，其中該複數組記憶細胞中之每一記憶細胞係用來儲存複數個位元（bit）。
  4. 如申請專利範圍第3項所述之方法，其中該複數個錯誤更正碼組塊的任一錯誤更正碼組塊包含該複數組記憶細胞中之一組記憶細胞的各自的位元。
  5. 如申請專利範圍第3項所述之方法，其中該複數個錯誤更正碼組塊的任一錯誤更正碼組塊包含由該複數組記憶細胞中之一組記憶細胞的各自的位元形成的一個二維（two-dimensional, 2D）陣列的位元資訊。
  6. 如申請專利範圍第1項所述之方法，其中該記憶體控制器控制該非揮發性記憶體透過該非揮發性記憶體中之複數個字線（word line）的一相同字線來存取該複數組記憶細胞。
  7. 如申請專利範圍第6項所述之方法，其中該記憶體控制器控制該非揮發性記憶體分別透過該非揮發性記憶體中之複數個位元線（bit line）來存取該複數組記憶細胞。
  8. 如申請專利範圍第6項所述之方法，其中該記憶體控制器控制該非揮發性記憶體透過該非揮發性記憶體中之複數個位元線（bit line）的一對應的位元線來存取該複數組記憶細胞中之任一記憶細胞。
  9. 如申請專利範圍第6項所述之方法，其中該複數組記憶細胞係用來儲存對應於一組邏輯頁面的一混合（hybrid）頁面，以及該組邏輯頁面中之一第一邏輯頁面的一第一位元與該組邏輯頁面中之一第二邏輯頁面的一第一位元係被組態成儲存於該複數組記憶細胞中之一相同記憶細胞中。
  10. 如申請專利範圍第1項所述之方法，其中該複數組記憶細胞係用來儲存對應於一組邏輯頁面的一混合（hybrid）頁面，以及該組邏輯頁面中之一第一邏輯頁面的一第一位元與該組邏輯頁面中之一第二邏輯頁面的一第一位元係被組態成儲存於該複數組記憶細胞中之一相同記憶細胞中。
  11. 如申請專利範圍第10項所述之方法，其中該第一邏輯頁面的該第一位元、該第二邏輯頁面的該第一位元、以及該組邏輯頁面中之至少一其它邏輯頁面的至少一第一位元係被組態成儲存於該相同記憶細胞中。
  12. 如申請專利範圍第1項所述之方法，其中該記憶體控制器控制該非揮發性記憶體透過該非揮發性記憶體中之複數個位元線（bit line）的一對應的位元線來存取該複數組記憶細胞中之任一記憶細胞。
  13. 如申請專利範圍第12項所述之方法，其中該複數組記憶細胞中之所述任一記憶細胞係用來儲存複數個位元。
  14. 一種記憶裝置，包含： 一非揮發性記憶體（non-volatile memory, NV memory），用來儲存資訊，其中該非揮發性記憶體包含至少一非揮發性記憶體元件；以及 一控制器，耦接至該非揮發性記憶體，用來控制該記憶裝置的運作，其中該控制器包含： 一處理電路，用來依據來自一主裝置的複數個主裝置指令來控制該控制器，以容許該主裝置透過該控制器存取該非揮發性記憶體，其中： 若該主裝置發送一寫入指令至該記憶裝置，該控制器依據資料產生分別對應於該非揮發性記憶體的複數組記憶細胞的複數個錯誤更正碼（error correction code, ECC）組塊（chunk），以供建立該複數個錯誤更正碼組塊與該複數組記憶細胞之間的一對一映射，其中該複數個主裝置指令包含該寫入指令；以及 該控制器將該複數個錯誤更正碼組塊分別儲存至該複數組記憶細胞中，以避免該複數個錯誤更正碼組塊的任兩個錯誤更正碼組塊共用該複數組記憶細胞的一相同組記憶細胞，以加強該控制器對於該資料的讀取效能。
  15. 如申請專利範圍第14項所述之記憶裝置，其中該一對一映射包含分別於該複數個錯誤更正碼組塊與該複數組記憶細胞之間的一對一映射關係。
  16. 如申請專利範圍第14項所述之記憶裝置，其中該複數組記憶細胞中之每一記憶細胞係用來儲存複數個位元（bit）。
  17. 如申請專利範圍第14項所述之記憶裝置，其中該控制器控制該非揮發性記憶體透過該非揮發性記憶體中之複數個字線（word line）的一相同字線來存取該複數組記憶細胞。
  18. 如申請專利範圍第14項所述之記憶裝置，其中該複數組記憶細胞係用來儲存對應於一組邏輯頁面的一混合（hybrid）頁面，以及該組邏輯頁面中之一第一邏輯頁面的一第一位元與該組邏輯頁面中之一第二邏輯頁面的一第一位元係被組態成儲存於該複數組記憶細胞中之一相同記憶細胞中。
  19. 一種包含如申請專利範圍第14項所述之記憶裝置的電子裝置，該電子裝置另包含： 該主裝置，耦接至該記憶裝置，其中該主裝置包含： 至少一處理器，用來控制該主裝置的運作；以及 一電源供應電路，耦接至該至少一處理器，用來提供電源給該至少一處理器以及該記憶裝置； 其中該記憶裝置提供儲存空間給該主裝置。
  20. 一種記憶裝置的控制器，該記憶裝置包含該控制器以及一非揮發性記憶體（non-volatile memory, NV memory），該非揮發性記憶體包含至少一非揮發性記憶體元件，該控制器包含： 一處理電路，用來依據來自一主裝置的複數個主裝置指令來控制該控制器，以容許該主裝置透過該控制器存取該非揮發性記憶體，其中： 若該主裝置發送一寫入指令至該記憶裝置，該控制器依據資料產生分別對應於該非揮發性記憶體的複數組記憶細胞的複數個錯誤更正碼（error correction code, ECC）組塊（chunk），以供建立該複數個錯誤更正碼組塊與該複數組記憶細胞之間的一對一映射，其中該複數個主裝置指令包含該寫入指令；以及 該控制器將該複數個錯誤更正碼組塊分別儲存至該複數組記憶細胞中，以避免該複數個錯誤更正碼組塊的任兩個錯誤更正碼組塊共用該複數組記憶細胞的一相同組記憶細胞，以加強該控制器對於該資料的讀取效能。
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