CN112015159A - 一种基于双核mcu的故障记录存储方法及计算机系统 - Google Patents

一种基于双核mcu的故障记录存储方法及计算机系统 Download PDF

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Abstract

本发明公开了一种基于双核MCU的故障记录存储方法及计算机系统，该方法包括：双核MCU中的第一CPU接收故障反馈，生成故障信息并将此故障信息传输给双核MCU中的第二CPU；第二CPU根据故障信息判断是否发生故障：当没有故障发生时，第二CPU将第一存储区更新存储故障前数据；当有故障发生时，第二CPU将第一存储区更新存储故障后数据，并在存储完后发送存储信号给第一CPU；第一CPU收到存储信号后，禁止第二CPU更新第一存储区的数据，并将第一存储区内数据存储到第二存储区。本发明实现了单芯片双核MCU平台的故障记录功能，无需操作系统平台架构，降低了系统的复杂度和开发成本。

Description

一种基于双核MCU的故障记录存储方法及计算机系统
技术领域
本发明涉及故障记录数据的存储领域，尤其涉及一种基于双核MCU的故障记录存储方法及计算机系统。
背景技术
在工业传动控制领域中，通常需要对一些重要的系统或者装置进行故障记录，例如，在大型中央空调控制机组上，需要记录母线电压、输出电流、电机转速或冷媒开度等数据；目前控制系统中采用多芯片平台架构，一个芯片做实时控制将待记录的故障数据发送给另一个带有操作系统的芯片对故障数据进行管理，并生成故障记录文件。这种带有操作系统的多芯片平台架构增加了系统的复杂度和开发成本。
发明内容
本发明提供了一种双核MCU的故障记录存储方法及计算机系统，用以解决带有操作系统的多芯片平台架构增加了系统的复杂度和开发成本的技术问题。
为解决上述技术问题，本发明提出的技术方案为：
一种基于双核MCU的故障记录存储方法，包括以下步骤：
双核MCU中的第一CPU接收故障反馈，生成故障信息并将此故障信息传输给双核MCU中的第二CPU；
第二CPU根据故障信息判断是否发生故障：
当没有故障发生时，第二CPU将第一存储区更新存储故障前数据；
当有故障发生时，第二CPU将第一存储区更新存储故障后数据，并在存储完后发送存储信号给第一CPU；
第一CPU收到存储信号后，禁止第二CPU更新第一存储区的数据，并将第一存储区内数据存储到第二存储区。
优选地，第一存储区为环形缓存区，且第一存储区中用于存储故障前数据的区域与用于存储故障后数据的区域的容量比值为(1/2～2/3):(1/3～1/2)。
优选地，第二存储区为环形缓存区，且第二存储区包含若干个等分的扇区，每个扇区存储一次故障记录。
优选地，第二存储区的若干个等分的扇区中包括一个空白扇区，空白扇区设置于最旧的一条故障记录以及最新的一条故障记录之间。
优选地，将第一存储区内数据存储到第二存储区时，包括以下步骤：依次读取若干个等分的扇区中每个扇区的第一个字节，若扇区的第一个字节为0xFF，则将第一存储区内数据存储到扇区，并清空扇区的下一个扇区。
优选地，第一存储区为MCU的片内存储区，第二存储区为片外存储区。
优选地，故障信息包括第一CPU故障标志，第一CPU故障标志包含第一状态、第二状态和第三状态；其中，第一CPU故障标志的第一状态表示没有故障发生，第一CPU故障标志的第二状态标示有故障发生；第一CPU故障标志的第三状态表示有故障发生且第二CPU已经将故障记录数据存储到第一存储区。
优选地，第二CPU根据故障信息赋值第二CPU故障标志，第二CPU故障标志包含第一状态、第二状态和第三状态；其中，第二CPU故障标志的第一状态表示没有故障发生，正在向第一存储区更新故障前数据；第二CPU故障标志的第二状态，表示有故障发生，且第二CPU正在向第一存储区存储故障后数据；第二CPU故障标志的第三状态，表示有故障发生且第二CPU已经将故障记录数据存储到第一存储区，正在等待第一CPU将第一存储区中的数据存储到第二存储区。
优选地，第二CPU根据故障信息判断是否发生故障，包括步骤：当第二CPU故障标志为第三状态且第一CPU故障标志为第二状态时，将第一CPU故障标志的状态赋值给第二CPU故障标志，并根据第二CPU故障标志判断是否发生故障。
本发明还提供一种计算机系统，包括存储器、处理器以及存储在存储器上并可在处理器上运行的计算机程序，处理器包括第一CPU和第二CPU，第一CPU和第二CPU执行计算机程序时实现上述任一方法的步骤。
本发明具有以下有益效果：
1、本发明的基于双核MCU的故障记录存储方法及计算机系统，利用双核MCU一个核做实时控制，另一个核做逻辑控制并完成对故障记录数据的存储，实现了无操作系统平台架构的故障记录功能，尤其是单芯片双核MCU平台的故障记录功能，降低了系统的复杂度和开发成本。
2、在优选方案中，本发明的基于双核MCU的故障记录存储方法及计算机系统，利用双核MCU片内存储区(片内共享RAM存储空间)，使用环形缓存技术减少对存储空间的开销。
除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。下面将参照附图，对本发明作进一步详细的说明。
附图说明
构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是本发明优选实施例的基于双核MCU的故障记录存储方法的流程示意图；
图2是本发明优选实施例2的基于双核MCU的故障记录存储方法的流程示意图；
图3是本发明优选实施例2的防掉电存储的流程示意图；
图4是本发明优选实施例2的片内RAM环形缓存区的结构示意图；
图5是本发明优选实施例2的片外FLASH环形缓存区的结构示意图。
具体实施方式
以下结合附图对本发明的实施例进行详细说明，但是本发明可以由权利要求限定和覆盖的多种不同方式实施。
本发明实施例中所称的MCU为微控制单元，片内包含FLASH。CPU为中央处理器。RAM为随机存取存储器，可以随时读写，且速度快，但在断电时将丢失其内的存储内容。FLASH为闪存，在没有电流的情况下，也可以长久地保存数据，存储特性相当于硬盘。
参见图1，本发明的基于双核MCU的故障记录存储方法，包括以下步骤：
S1、双核MCU中的第一CPU接收故障反馈，生成故障信息并将此故障信息传输给双核MCU中的第二CPU；
S2、第二CPU根据故障信息判断是否发生故障：
当没有故障发生时，第二CPU将第一存储区更新存储故障前数据；
当有故障发生时，第二CPU将第一存储区更新存储故障后数据，并在存储完后发送存储信号给第一CPU；
S3、第一CPU收到存储信号后，禁止第二CPU更新第一存储区的数据，并将第一存储区内数据存储到第二存储区。
通过上述步骤，利用双核MCU一个核做实时控制，另一个核做逻辑控制并完成对故障记录数据的存储，实现了无操作系统平台架构的故障记录功能，尤其是单芯片双核MCU平台的故障记录功能，降低了系统的复杂度和开发成本。
实际实施时，以上的方法还能进行以下的扩充或应用，以下实施例中的技术特征都能相互组合，实施例仅作为示例，不作为对技术特征的正常组合限制。
实施例1：
参见图1，本实施例的基于双核MCU的故障记录存储方法，包括以下步骤：
S1、双核MCU中的第一CPU接收故障反馈，生成故障信息并将此故障信息传输给双核MCU中的第二CPU；
S2、第二CPU根据故障信息判断是否发生故障：
本实施例中，故障信息包括第一CPU故障标志，第一CPU故障标志包含第一状态、第二状态和第三状态；其中，第一CPU故障标志的第一状态表示没有故障发生，第一CPU故障标志的第二状态标示有故障发生；第一CPU故障标志的第三状态表示有故障发生且第二CPU已经将故障记录数据存储到第一存储区。第二CPU根据所述故障信息赋值第二CPU故障标志，第二CPU故障标志包含第一状态、第二状态和第三状态；其中，第二CPU故障标志的第一状态表示没有故障发生，正在向第一存储区更新故障前数据；第二CPU故障标志的第二状态，表示有故障发生，且第二CPU正在向第一存储区存储故障后数据；第二CPU故障标志的第三状态，表示有故障发生且第二CPU已经将故障记录数据存储到第一存储区，正在等待第一CPU将第一存储区中的数据存储到第二存储区。其中，第一存储区为环形缓存区，且第一存储区中用于存储故障前数据的区域与用于存储故障后数据的区域的容量比值为(1/2～2/3):(1/3～1/2)。
当第二CPU故障标志为第三状态且第一CPU故障标志为第二状态时，将第一CPU故障标志的状态赋值给第二CPU故障标志，并根据第二CPU故障标志判断是否发生故障：
当没有故障发生时，第二CPU将第一存储区更新存储故障前数据；
当有故障发生时，第二CPU将第一存储区更新存储故障后数据，并在存储完后发送存储信号给第一CPU。
S3、第一CPU收到存储信号后，禁止第二CPU更新第一存储区的数据，并将第一存储区内数据存储到第二存储区。本实施例中，第二存储区为环形缓存区，且第二存储区包含若干个等分的扇区，每个扇区存储一次故障记录；第二存储区的若干个等分的扇区中包括一个空白扇区，空白扇区设置于最旧的一条故障记录以及最新的一条故障记录之间(用来判断故障记录存储的先后顺序，空白扇区前面那条故障记录是最新的一条故障记录，后面那块是最旧的一条故障记录)。将第一存储区内数据存储到第二存储区时，依次读取若干个等分的扇区中每个扇区的第一个字节，若扇区的第一个字节为0xFF，则将第一存储区内数据存储到扇区，并清空扇区的下一个扇区。
本实施例中，第一存储区为MCU的片内存储区(片内共享RAM)，第二存储区为片外存储区(NOR FLASH)。
实施例2：
参见图2，本实施例是实施例1的应用例，包括以下设置和执行的步骤：
设置步骤：
1、在双核MCU片内共享RAM内配置环形缓存区，大小为90000字节(约为88KB)。存储15个16位变量，每个变量故障前存储2000个点，故障后存储1000个点，如图4所示。
2、在NOR FLASH内配置环形缓存区，大小为1056KB，将其分为11块，每块大小为96KB，用来存储10次故障记录数据，如图5所示。
执行步骤：
S1、双核MCU中的CPU1接收故障反馈，生成故障信息并将此故障信息传输给双核MCU中的CPU2；
S2、CPU2根据故障信息判断是否发生故障：
图2中CPU1的标志位为CPU2_FLAG：CPU1_FLAG＝0，表示没有故障发生；CPU1_FLAG＝1，表示有故障发生；CPU1_FLAG＝2，表示有故障发生且CPU2已经将故障记录数据存储到片内RAM的环形缓冲区，此时CPU1正在将环形缓冲区中的数据存储到NOR FLASH，并且禁止CPU2向片内RAM的环形缓冲区存储数据。CPU2的标志位为CPU2_FLAG：CPU2_FLAG＝0，表示没有故障发生，此时正在向环形缓冲区更新故障前数据；CPU2_FLAG＝1，表示有故障发生，此时CPU2正在向环形缓冲区存储故障后数据；CPU2_FLAG＝2，表示有故障发生且CPU2已经将故障记录数据存储到片内RAM的环形缓冲区，此时正在等待CPU1来将环形缓冲区中的数据存储到NOR FLASH。CPU1_FLAG只能CPU1对其进行写操作，CPU2只能对其进行读操作；CPU2_FLAG只能CPU2对其进行写操作，CPU1只能对其进行读操作。
参见故障记录流程图图2，故障信息是由CPU1接收故障反馈，并按照规定的条件判断是否发生故障生成的，若发生故障，则由CPU1将CPU1_FLAG置为1，若不发生故障，则由CPU1将CPU1_FLAG置为0；并将此故障信息传输给CPU2，CPU2再据此信息进行相应的处理。
根据两个标志位进行判断：
1)若无故障，片内存储的环形缓存区更新存储故障前数据；
2)发生故障，片内存储的环形缓存区更新存储故障后数据(15000个点)；图3中点划线内流程为CPU2核内执行的将故障记录数据存储到片内RAM。
3)禁止更新环形缓存区内数据，并将环形缓存区内数据存储到NOR FLASH。图3中虚线框内除去点划线内部分流程为CPU1核内执行的将故障记录数据从片内RAM存储到NORFLASH。
根据应用的需求，故障记录模块需要保存最新的10次故障记录数据。由于不使用操作系统来对文件进行管理，需平台能够记住上次发生故障记录时，因此将故障数据存放在NOR FLASH内的位置，即使是控制板在上次故障记录后掉过电。优选还可进行如下的防掉电连续存储方案，参见图3中双点划线内流程：
1)在NOR FLASH内配置一个环形缓存区，大小为1056KB，将其均分为11块区域，依次为扇区1、...、扇区11；每块大小为96KB(每次故障记录数据大小约为88KB)；
2)依次读取(从第1到第11扇区)11个扇区的第一个字节，若第一个字节为0xFF，则表示该扇区没有存储数据，并将此次故障记录数据存储到该扇区；
3)擦除步骤2)中存储故障记录数据扇区的下一个扇区。
实施例3：
本实施例提供一种计算机系统，包括存储器、处理器以及存储在存储器上并可在处理器上运行的计算机程序，处理器包括第一CPU和第二CPU，第一CPU和第二CPU执行计算机程序时实现上述任一实施例的步骤。
综上可知，本发明利用双核MCU的一个核做实时控制，另一个核做逻辑控制并完成对故障记录数据的存储，实现了单芯片双核MCU平台的故障记录功能，无需操作系统平台架构，降低了系统的复杂度和开发成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于双核MCU的故障记录存储方法，其特征在于，包括以下步骤：
双核MCU中的第一CPU接收故障反馈，生成故障信息并将此故障信息传输给双核MCU中的第二CPU；
第二CPU根据所述故障信息判断是否发生故障：
当没有故障发生时，第二CPU将第一存储区更新存储故障前数据；
当有故障发生时，第二CPU将第一存储区更新存储故障后数据，并在存储完后发送存储信号给第一CPU；
第一CPU收到所述存储信号后，禁止第二CPU更新第一存储区的数据，并将第一存储区内数据存储到第二存储区。
2.根据权利要求1所述的基于双核MCU的故障记录存储方法，其特征在于，所述第一存储区为环形缓存区，且所述第一存储区中用于存储故障前数据的区域与所述用于存储故障后数据的区域的容量比值为(1/2～2/3):(1/3～1/2)。
3.根据权利要求1所述的基于双核MCU的故障记录存储方法，其特征在于，所述第二存储区为环形缓存区，且所述第二存储区包含若干个等分的扇区，每个所述扇区存储一次故障记录。
4.根据权利要求3所述的基于双核MCU的故障记录存储方法，其特征在于，所述第二存储区的若干个等分的扇区中包括一个空白扇区，所述空白扇区设置于最旧的一条故障记录以及最新的一条故障记录之间。
5.根据权利要求1所述的基于双核MCU的故障记录存储方法，其特征在于，所述将第一存储区内数据存储到第二存储区时，包括以下步骤：依次读取所述若干个等分的扇区中每个扇区的第一个字节，若所述扇区的第一个字节为0xFF，则将第一存储区内数据存储到所述扇区，并清空所述扇区的下一个扇区。
6.根据权利要求1至5中任一项所述的基于双核MCU的故障记录存储方法，其特征在于，所述第一存储区为MCU的片内存储区，所述第二存储区为片外存储区。
7.根据权利要求6所述的基于双核MCU的故障记录存储方法，其特征在于，所述故障信息包括第一CPU故障标志，第一CPU故障标志包含第一状态、第二状态和第三状态；其中，第一CPU故障标志的第一状态表示没有故障发生，第一CPU故障标志的第二状态标示有故障发生；第一CPU故障标志的第三状态表示有故障发生且第二CPU已经将故障记录数据存储到第一存储区。
8.根据权利要求7所述的基于双核MCU的故障记录存储方法，其特征在于，所述第二CPU根据所述故障信息赋值第二CPU故障标志，第二CPU故障标志包含第一状态、第二状态和第三状态；其中，第二CPU故障标志的第一状态表示没有故障发生，正在向第一存储区更新故障前数据；第二CPU故障标志的第二状态，表示有故障发生，且第二CPU正在向第一存储区存储故障后数据；第二CPU故障标志的第三状态，表示有故障发生且第二CPU已经将故障记录数据存储到第一存储区，正在等待第一CPU将第一存储区中的数据存储到第二存储区。
9.根据权利要求7所述的基于双核MCU的故障记录存储方法，其特征在于，第二CPU根据所述故障信息判断是否发生故障，包括步骤：当所述第二CPU故障标志为第三状态且所述第一CPU故障标志为第二状态时，将所述第一CPU故障标志的状态赋值给所述第二CPU故障标志，并根据所述第二CPU故障标志判断是否发生故障。
10.一种计算机系统，包括存储器、处理器以及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器包括第一CPU和第二CPU，所述第一CPU和第二CPU执行所述计算机程序时实现上述权利要求1至9任一所述方法的步骤。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113706738A (zh) * 2021-09-01 2021-11-26 陕西航空电气有限责任公司 一种航空交流起动控制器数据记录方法及系统
CN114110964A (zh) * 2021-11-26 2022-03-01 珠海格力电器股份有限公司 基于flash闪存的切换控制方法、装置及空调

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1993678A (zh) * 2004-08-06 2007-07-04 罗伯特·博世有限公司 错误登记方法及相应的寄存器
CN101651559A (zh) * 2009-07-13 2010-02-17 浪潮电子信息产业股份有限公司 一种存储服务在双控制器存储系统中故障切换的方法
CN102567227A (zh) * 2012-01-13 2012-07-11 北京邦诺存储科技有限公司 共享缓存设备的双控制器存储系统和方法
US20130013889A1 (en) * 2011-07-06 2013-01-10 Jaikumar Devaraj Memory management unit using stream identifiers
CN105548777A (zh) * 2016-01-27 2016-05-04 成都府河电力自动化成套设备有限责任公司 基于双cpu并行录波存储的故障录波装置
CN106557358A (zh) * 2015-09-29 2017-04-05 北京东土军悦科技有限公司 一种基于双核处理器的数据存储方法及装置
CN106707851A (zh) * 2016-12-06 2017-05-24 上海纳信实业有限公司 一种基于双核dsp的励磁控制系统数据记录仪
US9891978B1 (en) * 2015-12-03 2018-02-13 Rockwell Collins, Inc. Fault detection in a multi-core safety-critical avionics system
CN107797946A (zh) * 2016-09-06 2018-03-13 中车株洲电力机车研究所有限公司 一种车载存储装置
CN109215171A (zh) * 2018-08-20 2019-01-15 深圳市长龙铁路电子工程有限公司 一种机车信号设备数据记录的存储方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1993678A (zh) * 2004-08-06 2007-07-04 罗伯特·博世有限公司 错误登记方法及相应的寄存器
CN101651559A (zh) * 2009-07-13 2010-02-17 浪潮电子信息产业股份有限公司 一种存储服务在双控制器存储系统中故障切换的方法
US20130013889A1 (en) * 2011-07-06 2013-01-10 Jaikumar Devaraj Memory management unit using stream identifiers
CN102567227A (zh) * 2012-01-13 2012-07-11 北京邦诺存储科技有限公司 共享缓存设备的双控制器存储系统和方法
CN106557358A (zh) * 2015-09-29 2017-04-05 北京东土军悦科技有限公司 一种基于双核处理器的数据存储方法及装置
US9891978B1 (en) * 2015-12-03 2018-02-13 Rockwell Collins, Inc. Fault detection in a multi-core safety-critical avionics system
CN105548777A (zh) * 2016-01-27 2016-05-04 成都府河电力自动化成套设备有限责任公司 基于双cpu并行录波存储的故障录波装置
CN107797946A (zh) * 2016-09-06 2018-03-13 中车株洲电力机车研究所有限公司 一种车载存储装置
CN106707851A (zh) * 2016-12-06 2017-05-24 上海纳信实业有限公司 一种基于双核dsp的励磁控制系统数据记录仪
CN109215171A (zh) * 2018-08-20 2019-01-15 深圳市长龙铁路电子工程有限公司 一种机车信号设备数据记录的存储方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113706738A (zh) * 2021-09-01 2021-11-26 陕西航空电气有限责任公司 一种航空交流起动控制器数据记录方法及系统
CN114110964A (zh) * 2021-11-26 2022-03-01 珠海格力电器股份有限公司 基于flash闪存的切换控制方法、装置及空调
CN114110964B (zh) * 2021-11-26 2022-11-18 珠海格力电器股份有限公司 基于flash闪存的切换控制方法、装置及空调

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