CN111989777A - 用于制造具有二极管的矩阵的光电器件的方法 - Google Patents

用于制造具有二极管的矩阵的光电器件的方法 Download PDF

Info

Publication number
CN111989777A
CN111989777A CN201980026104.0A CN201980026104A CN111989777A CN 111989777 A CN111989777 A CN 111989777A CN 201980026104 A CN201980026104 A CN 201980026104A CN 111989777 A CN111989777 A CN 111989777A
Authority
CN
China
Prior art keywords
nucleation
dielectric layer
doped
manufacturing
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980026104.0A
Other languages
English (en)
Other versions
CN111989777B (zh
Inventor
马修·查尔斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Publication of CN111989777A publication Critical patent/CN111989777A/zh
Application granted granted Critical
Publication of CN111989777B publication Critical patent/CN111989777B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/1446—Devices controlled by radiation in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes

Abstract

根据本发明，一种用于制造具有二极管(2)的矩阵的光电器件(1)的方法，其中，所述二极管具有半导体堆叠(30)，所述方法包括以下步骤：‑提供生长衬底(10)，所述生长衬底具有涂覆有限定成核表面(12b)的成核层(12)的承载衬底(11)；‑在所述成核表面上沉积电介质层(20)；‑在所述电介质层中形成多个通孔(21)，所述通孔(21)延伸到所述成核表面；并且此外：o蚀刻位于所述通孔中的成核层，以便释放承载表面的上表面并暴露成核层的侧表面，从而形成成核侧面(12c)；然后o形成在承载衬底中延伸的电介质区域(13)，使得在随后的外延生长步骤期间，每个第一掺杂段(31)尤其是自成核侧面形成的；‑在所述通孔(21)中并且从所述成核表面(12b)外延生长所述半导体堆叠，使得至少所述半导体堆叠的所述第一掺杂段和有源区域(32)位于所述通孔中。

Description

用于制造具有二极管的矩阵的光电器件的方法
技术领域
本发明的领域是具有发光二极管或光电二极管的矩阵阵列的光电器件的领域。本发明尤其应用于照明器件、显示屏和图像投影仪的领域，以及光电检测器和传感器的领域。
背景技术
已经存在适于形成照明器件、显示屏或图像投影仪的具有发光二极管的矩阵阵列的光电器件。
由此，文献EP2960940示出具有发光二极管的矩阵阵列的光电器件的示例。如图1示意性地示出的，该光电器件A1包括多个发光二极管A2，其每个包括彼此通过有源区域A32分隔的n掺杂段A31和p掺杂段A33形成的半导体堆叠，其中，发光二极管A2的光辐射大多从所述有源区域生成。
发光二极管A2就有称为台面的结构，即它们是基于旨在形成各种掺杂段A31、A33和有源区域A32的二维半导体层的堆叠获得的，实施局部蚀刻以使得发光二极管A2单个化。在本示例中，每个二极管A2具有L形，其侧部除了在掺杂段A31形成的凹处A8以外，覆盖有钝化隔离层。电极A3支承在掺杂段A33上，电极A4在二极管A2之间延伸并与掺杂段A31形成的凹处A8接触。每个显示像素则包括由掺杂段A31、A33和有源区域A32形成的半导体堆叠，以及电极A3和A4。控制芯片A40结合(hybridized)到发光二极管A2的矩阵阵列，并在此包括电连接层A41和集成电路层A43。
然而，该光电器件的制造方法具有要求有出于使得二极管像素化的目的而局部蚀刻掺杂的二维半导体层和有源层步骤的缺陷。而该蚀刻步骤可能会导致缺陷的形成，特别在被蚀刻的侧部上，这些缺陷会降低二极管的性能，这是因为侧部的不当或不足的钝化可能会产生泄露。
此外，生长衬底与外延生长半导体层之间的晶格参数的差异可能会造成形成晶体缺陷，尤其是沿着生长方向延伸的贯通位错，由此损害半导体堆叠的晶体质量并因此损害二极管的性能。
另外，在外延生长步骤之后的冷却期间，生长衬底与半导体堆叠之间(例如衬底的硅与基于氮化物的半导体材料之间)的热膨胀系数差异可能会在半导体堆叠中产生强机械拉伸应力，其可能会在半导体堆叠中导致开裂，或使得晶圆大幅度弯曲。在这方面，用于工程机械应力的技术可设置在生长过程中主动地将初始压缩应力引入到半导体中，例如通过插入AlN中间层或AlGaN梯度。
发明内容
本发明的目的在于至少部地弥补现有技术的缺陷，更具体地说，本发明的目的在于提出一种用于制造具有二极管的矩阵阵列的光电器件的方法，其允许降低二极管所基于的化合物半导体的晶体质量的风险。
为此，本发明的主题是一种用于制造具有二极管的矩阵阵列的光电器件的方法，每个二极管包括：由第一掺杂段和第二掺杂段形成的半导体堆叠，在所述掺杂段之间设置有有源区域。每个半导体堆叠具有热膨胀系数αes。所述方法包括以下步骤：
i)提供具有小于αes的热膨胀系数αsc并具有成核表面的生长衬底；
ii)在成核表面上沉积由具有小于αes的热膨胀系数αmc的电绝缘材料制成的电介质层；
iii)在电介质层中形成通向成核表面的多个通孔；
iv)通过外延生长在通孔中并且自成核表面产生所述半导体堆叠，以使得至少第一掺杂段和有源区域位于通孔中。
另外，生长衬底包括覆盖有限定成核表面的成核层的承载衬底。在步骤iii)期间，另外还实现：
-蚀刻位于通孔中的成核层，以空出承载衬底的上表面并暴露成核层的侧面，从而形成成核侧面；然后
-形成自承载衬底的上表面在承载衬底中或上延伸的电介质区域，以使得在步骤iv)期间，第一掺杂段尤其是自成核侧面形成的。
每个通孔可竖直地通向成核表面，该成核表面然后形成与电介质层的侧边界齐平的成核侧面，该侧边界在横向上限定通孔。作为变型，每个通孔可竖直地和横向地通向成核表面，该成核表面则包括凸出到通孔中的部分。
以下是该制造方法的某些优选但非限制性的方面。
每个通孔可包括单个成核表面，该单个成核表面在通孔的轮廓的一部分上延伸，并且其成核侧面在与承载衬底的平面平行的平面中以凸起或连续直线的方式延伸。
每个通孔被电介质层的至少一个侧边界横向地限定，成核侧面可与侧边界齐平。由此，成核表面不在通孔中凸起。
每个通孔可包括成核层的凸起部，该凸起部在通孔中在承载衬底上延伸，并且不被电介质层覆盖。该凸起部可以与承载衬底接触。
该凸起部的上部面(与承载衬底相对)可参与形成成核表面。
该制造方法可包括在通孔中沉积薄的电介质层的步骤，以覆盖凸起部的上部面以及承载衬底的上部面(在通孔中可见)，由此形成电介质区域，同时空出成核侧面。
电介质区域可以通过硅基承载衬底的氧化或氮化，或通过沉积薄的电介质层来形成。
在外延生长步骤期间，可在半导体堆叠与电介质区域之间形成空的空间。而且，外延生长步骤iv)之后可以接着是去除生长衬底和半导体堆叠的包含所述空的空间的一部分的步骤，以获得连续且基本平坦的面。
电介质层可具有厚度emc，并且每个半导体堆叠可具有小于或等于emc的厚度ees。
此外，厚度ees可以小于emc。步骤iv)之后则可接着是产生支承在第二掺杂段上并与该第二掺杂段电接触的第二电极的步骤，其包括以下子步骤：
-沉积厚度至少等于emc与ees之间的差值的导电层，以覆盖半导体堆叠和电介质层的上部面，该导电层由至少一种导电材料制成的，；
-平坦化导电层，其中，在电介质层的上部面上停止蚀刻，由此形成多个第二电极，所述多个第二电极与第二掺杂段接触并分别被电介质层围绕，电介质层的上部面和第二电极的上部面然后形成光电结构的连续且基本平坦的上表面。
此外，厚度ees可小于emc。在该情况中，步骤iv)之后可以接着是平坦化电介质层的步骤，其中，在半导体堆叠的上部面上停止蚀刻，电介质层的上部面和半导体堆叠的上部面然后形成光电结构的连续且基本平坦的上表面。
所述方法可包括使光电结构经由其上表面与适于向二极管施加电势差的控制芯片结合的步骤。
光电结构和控制芯片可以通过直接键合来结合。
每个第二掺杂段可包括第一部分和过掺杂的第二部分，第一部分位于过掺杂的第二部分与有源区域之间，并且过掺杂的第二部分具有比第一部分高的掺杂水平。
第二掺杂段可具有p型的导电类型。
生长衬底和电介质层可以基于硅制成。
半导体堆叠可以基于III-N化合物制成。
在步骤iii)之后，每个通孔可自成核表面沿着相对于与生长衬底的主平面正交的轴倾斜的导向轴延伸。
每个有源区域可以与对应的成核表面间隔开最小高度，该最小高度和导向轴的倾斜角预先确定以使得有源区域不位于对应的成核表面的正上方。
在步骤iii)之后，每个通孔可包括通向成核表面的第一空腔，和通向电介质层的上部面并与第一空腔连通的第二空腔，电介质层包括在生长衬底上延伸并且部分地限定第二空腔的部，第二空腔相对于第一空腔横向偏移，以使得在步骤iv)之后，有源区域不位于成核表面的正上方。
附图说明
通过阅读本发明的优选实施例的以下详细描述，本发明的其它方面、目的、优点和特征将更好地显现，所述描述是以非限制性示例的方式并参考附图给出的，其中：
已经说明了的图1是通过根据现有技术的一个示例的制造方法获得的具有二极管的矩阵阵列的光电器件的示意性局部横截面图；
图2A至2G是根据一个实施例的用于制造光电器件的方法的各个步骤的示意性局部横截面图，该实施例包括在结合之前产生偏置电极；
图3A至3D是根据另一实施例的用于制造光电器件的方法的各个步骤的示意性局部横截面图，该实施例不包括在结合之前产生偏置电极；
图4A至4C是根据另一实施例的用于制造光电器件的方法的各个步骤的示意性局部横截面图，该实施例中，每个通孔是倾斜的；
图5A至5C是根据另一实施例的用于制造光电器件的方法的各个步骤的示意性局部横截面图，该实施例中，每个通孔被构造成具有多个不同的空腔；
图6A至图6D是根据另一实施例的用于制造光电器件的方法的各个步骤的示意性局部横截面图，该实施例中，每个通孔通向位于生长衬底中的电介质区域，成核表面围绕通孔的周边延伸；
图7A和7B是使用根据图6A至6D所示的实施例的一个变型的制造方法获得的光电器件的示意性局部俯视图(图7A)和横截面图(图7B)；
图8A和8B是使用根据参照图6A至6D描述的制造方法的一个变型的制造方法获得的光电器件的示意性局部横截面图(图8A)和俯视图(图8B)；
图9A和9B是使用根据图7A和7B所示的实施例的一个变型的制造方法获得的光电器件的示意性局部横截面图(图9A)和俯视图(图9B)；
图10A至10E是根据另一实施例的用于制造光电器件的方法的各个步骤的示意性局部横截面图。
具体实施方式
在附图和说明书的其余部分中，相同的附图标记表示相同或相似的元件。另外，为了附图的清晰，各种元件未按比例显示。除非另有说明，否则术语“基本上”、“大约”、“约”是指在10％以内。此外，除非另外指出，否则表述“包括”应理解为“包括至少一个”。
本发明涉及一种用于制造具有二极管2的矩阵阵列的光电器件1的方法。所述二极管可以是发光二极管或光电二极管。
图2A至2G是该用于制造具有二极管2的矩阵阵列的光电器件1的方法的一个实施例的示意性局部横截面图。在本示例中，二极管2是是发光二极管，并且基于GaN从基于硅的生长衬底10制成的。
在此并对于本说明书下文定义正交直接坐标系XYZ，其中，X和Y轴形成与生长衬底10的主平面平行的平面，并且其中，Z轴与XY平面正交地定向。在本说明书下文中，“竖直”和“竖直地”这些词指相对于基本与Z轴平行的取向。“横向”和“横向地”这些词指相对于Z轴基本平行或倾斜的取向。此外，“下”和“上”这些词指相对于沿着+Z方向远离生长衬底10的距离增加的定位。
参照图2A，提供适于允许二极管半导体堆叠外延生长的生长衬底10。它包括限定成核表面12b的上部面。该生长衬底10可以是一体式结构或由层堆叠形成，例如SOI(绝缘体上硅)衬底。
它可由此包括支承在承载衬底11上的成核层12。成核层12的与承载衬底11相对的上部面在此限定成核表面12b。成核层12由促进半导体成核和外延生长的材料制成，并可以是氮化铝或氧化铝(例如AlN或Al2O3)、氮化镁MgxNy，或过渡金属的氮化物或碳化物，或任何其它合适的材料。成核层12的厚度可以约为几纳米至几百纳米。在本示例中，成核层12可以由AlN制成。“厚度”指元件或层沿着Z轴的尺寸。
承载衬底11可以是一件式或多层结构。它可以由IV族半导体化合物(例如由硅、锗、碳化硅)制成，或由III-V族化合物(例如AlN或GaN)或II-VI族化合物制成。它还可由金属材料或由如蓝宝石的绝缘材料制成。在本示例中，它基于硅实现。“基于硅”指衬底主要由硅制成，并且其平均热膨胀系数与硅的大致相等。“主要由给定材料制成”指在其体积的至少50％中包括所述材料的元件。
生长衬底10具有热膨胀系数αsc，其表示为在温度差ΔT下，生长衬底10在与生长衬底10的平面平行的XY平面中的相对伸长率Δl/l。一般性地，热膨胀系数定义为α＝(l2-l1)/(l1.(T2-T1))，其中，l1和l2分别是所讨论的元件在温度T1和T2下的宽度(即在XY平面中的尺寸)。在生长衬底10包括多种不同材料的情况下，定义平均热膨胀系数，其基本上对应于不同材料根据它们的体积分数的热膨胀系数的加权。在此，生长衬底10由多种不同材料形成，并且其热膨胀系数则是可由以下关系式：
Figure BDA0002725955770000071
Figure BDA0002725955770000072
定义的平均系数
Figure BDA0002725955770000073
其中，每种材料i包括热膨胀系数αi和体积分数νi。
生长衬底10是这样的：它的平均热膨胀系数
Figure BDA0002725955770000074
小于半导体堆叠30的热膨胀系数αes。在本示例中，半导体堆叠30基于称为基础半导体化合物制成，即它主要由该半导体化合物形成，并且其热膨胀系数αes与该半导体化合物的热膨胀系数大致相等。在此，半导体堆叠30是基于GaN制成的，以使得系数αes与GaN的热膨胀系数大致相等，即大约为5.6x10-6K-1。生长衬底10是基于硅制成的，即它主要包括硅并且其平均膨胀系数
Figure BDA0002725955770000075
与硅的热膨胀系数αSi(等于大约2.6x10-6K-1)大致相等。
参照图2B，在生长衬底10上沉积旨在形成生长掩膜的电介质层20。电介质层20则连续地覆盖成核表面12b。
电介质层20由至少一种电绝缘材料(例如，氧化硅或氮化硅，例如SiO2或Si3N4，甚至氮氧化硅；氧化铝；或氧化铪)制成。电介质层20的材料选择为使得其热膨胀系数αmc小于半导体堆叠30的热膨胀系数αes。在本示例中，电介质层20由SiO2制成，其热膨胀系数αmc等于大约0.5x10-6K-1，远低于GaN的热膨胀系数。
电介质层20具有优选地在该层的任何点处大致均匀的厚度emc。厚度在此是与生长衬底10接触的所谓的第一下部面20a与相对的所谓的的第二上部20b之间的沿着Z轴的距离。上部面20b由此与生长衬底10的上部面基本平行。电介质层20的厚度emc有利地选择为大于或等于之后实现的半导体堆叠30的厚度ees。电介质层20可以具有100nm至50μm、优选地大约2μm至5μm的厚度emc。
参照图2C，然后通过常规蚀刻和光刻技术，例如通过干等离子体(RIE、ICP等)蚀刻技术，在电介质层20中产生通孔21，以局部地空出成核表面12b的部分。电介质层20然后形成生长掩膜。通孔21由此旨在接收半导体堆叠30。
通孔21在XY平面中的截面可具有不同的形状，例如圆形、椭圆形、多边形(例如三角形、方形、矩形、甚至六角形)。通孔21的直径在此是与其在XY平面中的截面处的周长相关的量。优选地，直径沿着Z轴大致恒定，但也可沿着Z轴变化。从一个开口到下一个开口，通孔21可具有相同的尺寸。
通孔21可在XY平面中根据所旨在的应用具有500nm至几毫米、优选地1μm至10μm的横向尺寸。分隔相邻的两个通孔21的生长掩膜20的横向尺寸可以大约为1μm。
通孔21的侧边界22将电介质层20的上部面20b连接到成核表面12b。在本示例中，侧边界22以连续直线并正交的方式在生长衬底10的成核表面12b与电介质层20的上部面20b之间延伸。作为变型，如下文所述，通孔21可以相对于Z轴倾斜，即它们自每个成核表面12b沿着相对于Z轴倾斜的导向轴延伸。作为变型，通孔21可以被构造成包括通向成核表面12b的第一空腔和与第一空腔连通并通向上部面20b的第二空腔。
参照图2D，然后在通孔21中通过外延生长，自每个成核表面12b，产生半导体堆叠30。
每个半导体堆叠30包括掺杂的第一导电类型(例如n型)的第一段31和掺杂的与第一类型相对的第二导电类型(例如p类型)第二段33，有源区域32位于它们之间。当然，导电类型可以对调。半导体堆叠30优选地同时产生，以使得每个半导体堆叠30的掺杂段31、33和有源区域32有利地在尺寸、成分和掺杂水平方面具有大致相同的特征。
半导体堆叠30实现为使得至少n掺杂的第一段31和有源区域32位于通孔21中。优选地，p掺杂的第二段33完全位于通孔21中，以使得半导体堆叠30的厚度ees小于或等于生长掩膜20的厚度emc。厚度ees在此是相对于半导体堆叠30的上部面30b分隔下部面的沿着Z轴的尺寸。下部面在此是n掺杂的第一段31的与生长衬底10接触的面，上部面30b在此是p掺杂的第二段33的与有源区域32相对的面。
每个半导体堆叠30主要基于相同基础半导体化合物制成，例如包括至少一个周期表III列的元素和至少一个V列的元素的III-V化合物，包括至少一个周期表II列的元素和至少一个VI列的元素的II-VI化合物，甚至包括至少一个IV列的元素的IV族化合物。作为示例，III-V化合物可以是III-N化合物，例如GaN、InGaN、AlGaN、AlN、InN或AlInGaN，甚至包括砷或磷类型的V列元素，例如GaAs或InP。此外，II-VI化合物可以是CdTe、HgTe、CdHgTe、ZnO、ZnMgO、CdZnO或CdZnMgO。最后，可以使用IV族元素或化合物，例如Si、C、Ge、SiC、SiGe或GeC。在本示例中，半导体堆叠30基于GaN制成。
半导体堆叠30可以通过例如化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)或分子束外延(MBE)或氢化物气相外延(HVPE)等工艺来生产。在本示例中，半导体堆叠30通过MOCVD来生产。由此，生长是选择性的，半导体堆叠30通过自成核表面12b而不是自侧边界22的外延来形成。
半导体堆叠30的厚度ees优选地小于或等于生长掩膜20的厚度emc。]这使得有可能在随后的平坦化步骤期间避免如果第二掺杂段33从通孔21中伸出，则不需要去除第二掺杂段33的一部分。这在第二段33是p掺杂并由p掺杂的第一部分33.1和p+过掺杂的第二部分33.2形成时特别有利，第一部分33.1位于有源区域32与过掺杂的第二部分33.2之间。由此，限制了随后产生的阳极3与p掺杂的第二段33之间的欧姆接触的风险。
半导体堆叠30具有与通孔21的尺寸相关的尺寸，特别是横向尺寸。它们可由此具有100nm至50μm、优选地大约2μm至5μm的厚度ees；n掺杂的第一段31的厚度可以为50nm至20μm，例如等于大约2μm；有源区域32的厚度可以为10nm至500nm；并且，p掺杂的第二段33的厚度可以为50nm至2μm，例如等于大约200nm。在XY平面中，取决于预期的应用，横向尺寸可以为500nm至几毫米，优选地为1μm至10μm。
每个第一掺杂段31可以在此由n型(例如通过硅)掺杂的GaN产生。每个第一掺杂段是通过自成核表面12b的外延实现，并在横向由与之接触的生长掩膜20的侧边界22限定。生长是选择性的，在侧边界22上没有生长。
有源区域32是二极管2的在该处发出或检测大部分光辐射的部分。它可包括由半导体化合物制成的至少一个量子阱，半导体化合物的带隙窄于第一和第二掺杂段31、33的带隙。它可包括单个量子阱或形式为位于势垒层之间的层或点的多个量子阱。它可以是固有的，即不是有意掺杂的。它可在此由GaN势垒层和InGaN量子阱的交替形成。有源区域32覆盖n掺杂的第一段31的上表面并在横向由与之接触的生长掩膜20的侧边界22限定。
p掺杂的第二段33可由基础半导体化合物制成，即在此由GaN制成，或是GaN合金，例如InGaN。它在此掺杂有p型，例如镁。它覆盖有源区域32的上表面并在此在横向由与之接触的生长掩膜20的侧边界22限定，尤其是当生长掩膜20的厚度emc大于半导体堆叠30的厚度ees时。
p掺杂的第二段33可另外还包括位于与有源区域32界面处的中间电子阻挡层(未示出)。电子阻挡层可在此由(有利地p掺杂的)III-N三元化合物形成，例如AlGaN或AlInN。它允许增大有源区域32中的辐射复合率。
p掺杂的第二段33有利地包括p掺杂到第一掺杂水平的第一部分33.1和p+过掺杂的第二部分33.2，即p掺杂到高于第一掺杂水平的第二掺杂水平的区域。第一部分33.1位于有源区域32与p+过掺杂的第二部分33.2之间。该p+过掺杂的部分33.2允许改善p掺杂的第二段33与偏置电极3之间的欧姆接触。
由此，获得多个半导体堆叠30，其每个位于生长掩膜20的通孔21中。生长掩膜20是在半导体堆叠30之间并与之接触地连续延伸的厚的电介质层。称之为“厚的”是指至少n掺杂的第一段31和有源区域32，以及优选地p掺杂的第二段33位于通孔21中，并与生长掩膜20的材料横向接触。
在本示例中，半导体堆叠30的厚度ees小于生长掩膜20的厚度emc，以使得相对于生长掩膜20的上部面20b在半导体堆叠30的表面处形成凹入区域。这些凹入区域的沿着Z轴的高度等于厚度emc与厚度ees之间的差值。在本示例中，利用凹入区域的存在来随后产生与p掺杂的第二段33电接触放置的偏置电极3(在此为阳极)。
在根据本发明的制造方法的上下文中，彼此分离的半导体堆叠30自外延生长起就被像素化，因为它们是在生长掩模20的通孔21中产生的，而不是像上述现有技术中那样通过对由二维层形成的半导体堆叠的局部蚀刻而产生的。由于没有通过局部蚀刻来进行像素化，由此降低损害半导体化合物的晶体质量的风险，尤其是在半导体堆叠的侧面处。由此改善光电器件1的光学和/或电子特性。
另外，半导体堆叠30是通过在生长掩膜20的通孔21中外延生长产生的，该生长掩膜是至少与n掺杂的第一段31和有源区域32接触的厚电介质层。由此，生长掩膜20执行钝化半导体堆叠30的侧面的附加功能，允许限制会导致有源区域32中的非辐射复合的可能的表面状态的影响或限制竖直泄露。有源区域32的内部量子效率则得到改善，这还允许改善光电器件1的光学和/或电子特性。
此外，像素化的半导体堆叠30与生长掩膜20一起形成光电结构6，其平均热膨胀系数
Figure BDA0002725955770000111
的数值小于半导体堆叠30的热膨胀系数αes(该热膨胀系数在此大致等于GaN的热膨胀系数)。平均系数
Figure BDA0002725955770000112
在此基本等于半导体堆叠30的系数αes加上生长掩膜20的系数αmc(按它们各自的体积分数的加权)。由此，减小光电结构6的平均热膨胀系数
Figure BDA0002725955770000121
与生长衬底10的平均热膨胀系数αsc之间的差值，由此减小半导体堆叠30在接着外延生长步骤的冷却阶段之后经受的拉伸机械应力的大小。还由于半导体堆叠30由于生长而像素化，这些机械应力因此也减小了，由此改善冷却阶段所产生的机械应力在光电结构6内的分布。由此限制在半导体堆叠30的材料中产生开裂的风险。因此有可能降低用于在外延生长期间向半导体堆叠30的材料施加初始压缩机械应力的任何机械应力工程技术的复杂性，从而简化了制造工艺。
参照图2E，然后产生旨在将电势施加给p掺杂的第二段33的偏置电极。在本示例中，执行导电材料的晶圆级沉积，以连续地覆盖生长掩膜20和半导体堆叠30，并填充每个半导体堆叠30上方的凹入区域。该导电层5的厚度在此大于或等于生长掩膜20的厚度emc与半导体堆叠30的厚度ees之间的差值。
导电材料由此与生长掩膜20的上部面20b和半导体堆叠30的上部面30b接触。根据光是通过p掺杂的第二段33还是n掺杂的第一段31提取的，它可以是对于二极管2发射的电磁辐射透明或反射性的。
参照图2F，执行导电层5的平坦化，以去除该层的覆盖生长掩膜20的部分并使光电结构6的面6b连续且基本平坦。该平坦化可以是化学机械抛光(CMP)和/或干蚀刻。它是以蚀刻在生长掩膜20的上部面20b停止的方式实行的。由此，获得多个偏置电极3(在此为阳极)，它们彼此不同且通过生长掩膜20相互分隔。这些偏置电极3在此称为第二电极并与p掺杂的第二段33接触。第一电极(阴极)旨在实行为与n掺杂的第一段31电接触。光电结构6的上表面6b是连续且基本平坦的，并由生长掩膜20的上部面20b(该上部面被空出，即没有被另一材料覆盖)和第二电极3的上部面3b形成。
参照图2G，执行光电结构1与控制芯片40的结合。“结合”指机械组装和电连接。光电结构6的上表面6b的基本平坦的特征允许实现在控制芯片40上的结合，尤其是直接键合。光电结构6的上表面6b在此形成电连接后部面，相对的前部面6a对应于发射面。
控制芯片40在此包括介入在光电结构6与集成电路层43之间的电连接层41(可选的)，允许便利电连接。连接层41由此包括电连接元件42，其确保第二电极3与集成电路层43的导电段44之间的连接。连接元件42通过电介质材料彼此电隔离。连接层41在此具有基本恒定的厚度。
集成电路层43在此通过连接层连接到光电结构6的后部面6b。控制芯片40尤其确保二极管2的电连接以控制发光二极管的光发射。由此，导电段44在此允许发光二极管2被正向偏置。控制芯片40还可包括控制发光二极管的发射的电子元件，例如晶体管。替代地，它可以是基本上仅包括将导电段44连接到远程电子元件的电连接线的无源元件。
在适当的情况下，可通过第二电极3的导电材料与连接层的连接元件42的导电材料之间的直接键合(即分子粘附)将光电结构6紧固到控制芯片40上。替代地，也可以使用电互连的微凸块或微管和/或热压键合来紧固光电结构和控制芯片。
另外，在此例如通过化学机械抛光、干蚀刻、激光剥离(LLO)或研磨切割来去除生长衬底10，以暴露n掺杂的第一段31的下部面，以及生长掩膜20的下部面。光电结构6的下部面6a在此是连续且基本平坦的，在本示例中形成光电器件1的发射面。
然后产生与n掺杂的第一段31电接触的偏置第一电极4。该步骤通过对于二极管2发射的电磁辐射透明的导电材料(例如氧化铟锡(ITO)或ZnO)的沉积、光刻和蚀刻来执行。这些第一电极4可以具有几纳米至几十或几百纳米的厚度。电极4可以采用单独的焊盘或相同连续层的区域的形式。
然后可在光电结构6的发射面6a上沉积对于电磁辐射透明的电介质材料制成的保护层7，以确保对二极管2的结构性保护。
由此获得光电器件1，其光电结构6包括二极管2的矩阵阵列，其位于生长掩膜20的通孔21中并通过该生长掩膜彼此隔离。至少n掺杂的第一段31和有源区域32，以及优选地还有p掺杂的第二段33，位于这些通孔21中并与生长掩膜20的侧边界22接触。这不仅允许半导体堆叠30的局部生长，而且还确保半导体堆叠30的侧面的钝化。如上所述，光电器件1的半导体堆叠31的材料具有良好的晶体质量，由此改善该器件的光学和/或电子特性。
图3A至3D示意性地且局部地示出根据另一实施例的用于制造光电器件1的方法的某些步骤。在本示例中，该方法与在图2A至2G中示出的方法的不同之处主要在于它不包括在结合控制芯片40之前产生第二电极3的步骤。
图3A示出在通过在通孔21中外延生长来产生半导体堆叠30之后获得的结构。该结构与参照图2D所述的结构相同或相似，不再说明先前的制造步骤。
图3B示出平坦化光电结构6的上表面6b的步骤。为此，通过化学机械抛光和/或蚀刻来平坦化生长掩膜20，其中在半导体堆叠31的上部面30b上停止蚀刻。由此，光电结构6具有由生长掩膜20的上部面20b和半导体堆叠31的上部面30b限定的连续且基本平坦的上表面6b。这些上部面20b、30b基本平面。
图3C示出由此获得的光电结构6与控制芯片40的结合。光电结构6的上表面6b的基本平坦的特征允许实行结合，例如通过直接键合。
在本示例中，控制芯片40包括集成电路层43，其连接面包括导电段44。如上所述，这些导电段可以连接到控制发光二极管的发射的电子元件，例如晶体管，这些电子元件可以位于控制芯片中或是远程元件。导电段44可以是分离的焊盘，或者可以是相同连续层的区域。
在此通过p掺杂的第二段33的半导体化合物与控制芯片40的导电段44的导电材料之间的直接键合将光电结构6紧固到控制芯片40上。连接层(未示出)可以介入在光电结构6与控制芯片40的集成电路层43之间，该连接层与参考图2G所描述的连接层相同或相似。
图3D示出去除生长衬底10以空出光电结构6的下部面6a，该下部面由此变成发射面。然后产生偏置第一电极4，以便与n掺杂的第一段31电接触，然后沉积保护层7。这些步骤已在上文中说明，不再详细说明。
由此，获得光电器件1，其中，光电结构6的p掺杂的第二段33与控制芯片40的导电段44之间直接键合。通过直接键合的该结合步骤可通过在半导体堆叠30的外延生长步骤之后执行的预先平坦化光电结构6的上表面6b来实现，从而减小生长掩膜20的厚度emc。
图4A至4C示意性且局部地示出根据另一实施例的用于制造光电器件1的方法的某些步骤。在本示例中，该方法与图2A至2G中所示的方法的不同之处主要在于，电介质层20的通孔21相对于Z轴倾斜。
图4A示出在生长衬底10上沉积电介质层20。该步骤与参照图2B所述的步骤相同或相似。
图4B示出例如通过RIE类型的干蚀刻来产生穿过电介质层20的通孔21。每个通孔21自电介质层20的上部面20b延伸以通向成核表面12b。然后，电介质层20形成生长掩膜。
通孔21在此相对于Z轴倾斜，即它们沿着相对于Z轴形成非零角度β的导向轴A延伸。一般性地，通孔21的导向轴A是穿过通孔21的与XY平面平行的那些平面截面的中心的直线。平面截面在此是通孔21与平行于XY平面的平面之间的相交面。被称为下平面截面和上平面截面的平面截面是分别与生长掩模20的下部面20a和上部面20b齐平的平面截面。下平面截面在此通向所讨论的通孔21的成核表面12b。
在本示例中，通孔21都以相同角度β倾斜。此外，每个开口的侧边界22基本上是直线的，并在此基本上平行于导向轴A。事实上，所获得的形状可能不那么规则和是直线的，但近似图4B中示出的形状。作为变型，侧边界22可以不与导向轴A平行，尤其是当通孔21具有锥形形状时。
通孔21的倾斜角β有利地选择为使得上平面截面不正交于(即垂直于)对应的成核表面12b。换句话说，上平面截面和下平面截面沿着Z轴的投影不相交。优选地，如图4B所示，倾斜角β选择为使得从沿Z轴位于相对于成核表面12B的高度hmin处的被称为最小平面截面的平面截面开始，平面截面不位于对应的成核表面12b的正上方。由此，每个有源区域32有利地位于沿着Z轴与成核表面12b相距大于或等于hmin的距离处。
图4C示出在通孔21中半导体堆叠30的产生。如前所述，n掺杂的第一段31自每个通孔21的成核表面12b产生，例如通过MOCVD。它们有利地具有至少等于最小高度hmin的厚度。要提醒的是，厚度在此沿着Z轴测量的尺寸。有源区域32自n掺杂的第一段31形成，然后产生p掺杂的第二段33。
由此，在本示例中，有源区域32位于沿着Z轴至少等于高度hmin的距离处，以使得它不位于成核表面12b的正上方。该构造特别有利，这是因为它防止了例如贯通位错的结构性缺陷不能竖直地传播直至有源区域32。这与基于晶格为纤锌矿型(六角形)的III-N化合物制成的半导体堆叠30的情况特别相关。有源区域32的内部量子效率以及因此的光电器件1的光学和/或电子特性得到改善。
在生长掩膜20至少部分地悬置于有源区域32的情况下，生长掩膜20的材料另外还选择为对于二极管发射或检测的电磁辐射透明。
图5A至5C示意性地且局部地示出根据另一实施例的用于制造光电器件1的方法的某些步骤。在本示例中，该方法与图4A至4C所示的不同之处主要在于,通孔21被构造成形成彼此连通的多个不同的空腔23、26。
图5A示出结构化通孔21的产生。在本示例中，每个通孔21包括通向成核表面12b的下部空腔23和通向生长掩膜20的上部面20b上的上部空腔26。两个空腔23、26相互连通。一般性地，结构化通孔21可包括多于两个的不同空腔。在产生生长掩膜20的步骤期间，可以使用沉积、光刻和蚀刻的常规步骤在不同时间产生不同的空腔23、26。
在此，下部空腔23沿-Z方向由成核表面12b限定，沿+Z方向由与成核表面12b相对的生长掩模20的上表面25限定，并且在横向上一方面由延伸到上表面25的生长掩模20的侧表面24部分地限定，并且在另一方面由生长掩模20的下部27的侧表面27c部分地限定，其在横向上部分地而非完全地限定，以由此能够与上部空腔26连通。
上部空腔26在横向由侧边界22限定，并沿着-Z方向由生长掩膜20的下部27限定。该下部27在此支承在生长衬底10上。在本示例中，有利的是，上部空腔26相对于下部空腔23横向地偏移，以使得在下部空腔23中产生的贯通位错不能竖直地传播到上部空腔26中。为此，下部空腔23的上表面25沿XY平面延伸，以便不位于所有下面的成核表面12b的正上方。优选地，表面25覆盖下部27的一部分，即其部分地面对部分27。
图5B示出n掺杂的第一段31自每个通孔21的成核表面12b外延生长的阶段。自位于下部空腔23中的成核表面12b上成核的每个n掺杂的第一段生长，直至逐渐地填充下部空腔23，并进入上部空腔26，然后继续生长，逐渐地填充上部空腔26。
在外延生长期间，可改变外延反应器的操作条件以促进相对于横向生长的竖直生长，反之亦然。在通过MOCVD来生长III-V化合物的情况下，反应器中的压强、V族元素的摩尔流量与III族元素的摩尔流量之间的V/III比、和/或H2流量与N2流量之间的H2/N2比可以因此被改变。由此，生长条件可首先被设置为促进竖直生长，直至下部空腔23的大部分被填充，并且然后可以被修改以促进横向生长以逐渐地延伸到上部空腔26，并且然后可以被修改以再次促进竖直生长以完成n掺杂的第一段31的形成，并且产生有源区域32，并且然后产生p掺杂的第二段33。
图5C示出在通孔21的上部空腔26中有源区域32和p掺杂的第二段33外延之后，在产生半导体堆叠30的步骤之后获得的结构。由此，由于上部空腔26相对于下部空腔23的横向偏移，限制或甚至避免了在下部空腔23中形成的结构性缺陷(例如贯通位错)竖直地传播到有源区域32。有源区域32的晶体质量由此得到改善，这因此提高其内部量子效率并改善了光电器件1的光学和/或电子特性。
图6A至图6D示意性地并局部地示出根据另一实施例的用于制造光电器件1的方法的某些步骤。在本示例中，该方法与图2A至2G所示的不同之处主要在于，通孔21沿-Z方向由生长衬底10的电介质区域13而非成核表面12b或生长掩膜20的部分27限定。
图6A示出在生长衬底10上沉积电介质层20。该步骤与参照图2B所述的相同或相似。在本示例中，生长衬底10由涂覆承载衬底11的上部面的成核层12形成，这里基于硅制造。
图6B示出在已产生通孔21之后获得的结构。通孔沿-Z方向由承载衬底11的上部面限定，这里由延伸通过承载衬底11的电介质区域13的上部面形成。这些通孔在横向由成核层12的侧面12c和生长掩膜20的侧边界22限定。由此，通向通孔21的成核表面是在此一方面沿着Z轴、另一方面围绕通孔21的周边延伸的成核层12的侧边界12c。
为了实现这一点，通孔21可通过RIE类型的干蚀刻来形成，在承载衬底11的上部面上停止蚀刻。在本示例中，承载衬底11基于硅制成，并优选地是硅层，可通过承载衬底11的硅的局部化热氧化或氮化来获得电介质区域13。电介质区域13则基本上由氮化硅或氧化硅形成。电介质区域13的深度可以为5nm至100nm，优选地大于或等于10nm。
氮化步骤可以在专用炉中或外延反应器中用氨来进行。热氧化步骤可以在专用炉中用氧气或水蒸气来进行。该步骤可以包括将该结构暴露于等于约1000℃的温度下，持续几分钟至一小时的时间。
图6C示出n掺杂的第一段31在每个通孔21中自成核表面12c外延生长的阶段。由此，有利的是，在通过MOCVD生长III-V化合物的情况中，限定成核和生长条件以初始地促进半导体化合物在XY平面中的横向生长。当通孔21的下部区域被n掺杂的第一段31填充时，可以修改生长条件以便促进竖直生长。
图6D示出在产生半导体堆叠30的步骤之后，即在通孔21中有源区域32的外延和p掺杂的第二段33的外延之后获得的结构。
图7A和7B示意性且局部地示出从上面(图7A)和横截面(图7B)看到的使用根据图6A至6D中示出的实施例的变型的制造方法获得的光电器件1。在本示例中，该方法与图6A至6D所示的不同之处主要在于，成核层12的凸起部14延伸到通孔21中，并因此不被生长掩膜20覆盖。凸起部14仅围绕其周边的一部分延伸到通孔21中。
由此，通孔21沿-Z方向由电介质区域13和成核层12的凸起部14限定。它们在横向基本上由生长掩膜20的侧边界22限定。
在外延生长n掺杂的第一段31时，成核基本发生在成核层12的凸起部14的上部面14b上。根据所设置的生长条件，n掺杂的第一段31可竖直地和横向地生长。对于生长有利的是初始地主要是横向的。当n掺杂的第一段31填充通孔21的下部区域时，可以修改生长条件以促进竖直生长。
由此，通过避免半导体化合物的聚结，改善半导体堆叠的材料的晶体质量，所述半导体化合物的聚结在半导体化合物在例如图6C中所示的成核表面12b上成核时发生，即在围绕通孔21的整个周边延伸的成核侧面12c上成核时发生，这样的聚结可能导致结构性缺陷的形成。
优选地，每个通孔21包括单个成核表面12b，而不是彼此分离的多个成核表面12b。另外，成核表面12b围绕通孔21的轮廓的一部分上延伸，而不是围绕通孔的整个轮廓。此外，成核侧面12c在与承载衬底11的平面平行的XY平面中以凸起或连续直线的方式延伸。由此，避免半导体化合物自各个分离的成核表面12b成核，所述不同的成核表面可能会朝向彼此取向(尤其是凹的成核表面的情况下)，这可能会导致半导体化合物的聚结，会产生延伸直到有源区域的结构性缺陷。
实际上，在成核表面12b围绕通孔21的轮廓的一部分延伸但具有凹的形状(例如L或U形)的情况下，半导体化合物可能会自L或U的端部成核和生长，以便随后聚结并形成可能会延伸直到有源区域的结构性缺陷。因此，如果成核表面12b沿通孔21的两个相邻侧面延伸，则其将具有L形，而如果其沿三个侧面延伸，则其将具有U形。
为了清楚起见，将注意到，成核表面12b可以仅由成核侧面12c形成。当该成核表面与侧边界22齐平时，尤其是这种情况：图6A至6D和图8A至8B。当凸起部14具有被薄的电介质层15覆盖的上部面时，也是这种情况：图9A至9B。作为变型，成核表面12b可由成核侧面12c以及凸起部14的上部面14b形成：图7A至7B。
图8A和8B是根据图6A至6D所示的光电器件的变型的光电器件1的示意性局部视图，并且其显著不同之处在于成核侧面2c在XY平面中以连续直线(容许技术不确定性)的方式仅围绕通孔21的轮廓的一部分延伸。
在该情况中，侧面12c沿Z轴与电介质层20的侧边界22齐平，并以连续直线的方式在XY平面中延伸。换句话说，侧面12c保持包含在同一平面中：由侧面12c的任意两点形成的线段[AB]保持包含在侧面12c中。成核表面12b则不会凸出到通孔21中。通孔21则在XY平面中具有多边形而不是圆形的形状，并且侧面12c在通孔21的仅一个侧面的部分或全部地上以直线(非弯曲)的方式延伸。由此，侧面12c不在通孔21的相邻的两个侧面上延伸，就好像成核表面12b具有基本上凹的(非凸的)形状一样，这可能导致外延半导体化合物的聚结，该聚结容易形成可能使有源区域损害的结构性缺陷。
因此，半导体化合物自侧面12c外延生长，该侧面以连续直线的方式在通孔21的轮廓的一部分上延伸，这允许避免外延的半导体化合物聚结的风险，聚结易于产生会损害有源区域的结构性缺陷。此外，在本示例中，沿-Z方向限定通孔21的底部表面在此由承载衬底11的硅的氧化或氮化区域形成。作为变型，它可以由薄的电介质层限定，例如氮化硅，其仅覆盖承载衬底11且不完全覆盖侧面12c。
图9A和9B是根据图7A至7B所示的光电器件的变型的光电器件1的示意性局部视图。在这两个示例中，每个通孔21包括单个成核表面12b，其在通孔21的轮廓的一部分上延伸。而且，成核侧面12c以凸起的方式(在技术不确定性范围内)在XY平面中延伸。
成核表面12b则包括凸出到通孔21中的部14，其形成表达式的数学意义上的凸集。换句话说，成核表面12b的凸起部14在XY平面中延伸到通孔21中，以使得对于凸起部14的任意两点A和B，连接它们的线段[AB]完全包含在其中。通孔21可在XY平面中具有多边形或圆形(椭圆形、圆形等)的形状。在多边形形状的情况中，成核表面可沿着通孔21的一个或多个侧面的部分或全部延伸。无论如何，成核表面12b都形成凸集形状，由此最小化外延的半导体化合物聚结的风险，聚结会形成会损害有源区域的结构性缺陷。
由此，在图9A和9B中，成核表面12b由凸起部14形成，该凸起部沿着通孔21的相邻的两个侧部部分地延伸并位于通孔的角点处。完全像如图7A和7B所示的那样，它具有凸的形状。通孔21仅包括一个成核表面12b，而不是彼此分离的多个成核表面12b。
然而，尽管在图7A和7B的示例中，成核表面12b由上部面14b和侧面12c形成，在图9A和9B的示例中，它则仅由侧面12c形成。具体地，凸起部14的上部面14b覆盖有薄的电介质层15，例如氮化硅，其还形成电介质区域13。该薄的电介质层15不完全覆盖凸起部14的竖直侧面，以使得自由表面限定成核侧面12c。
由此，半导体化合物因此自位于通孔21的角点处的成核表面12b的凸起部14的侧面12c外延，然后该成核表面则具有凸的而非凹的形状(例如，不是L或U形)，这允许避免外延半导体化合物聚结的风险，聚结会产生会损害有源区域的结构性缺陷。
图10A至10E示出根据上面参照图2A至2G所述的光电器件的变型的用于制造光电器件1的方法。
在本示例中，成核表面12b与参照图9A至9B所示的成核表面相似或相同。结果是，在该实施例中，像图7A至7B的那样，其中半导体化合物自成核侧面12c外延生长，并且其中，底部表面由电介质区域13(氧化或氮化区域，或薄的电介质层15)形成，在外延的半导体化合物与电介质区域13的上部面之间可形成空的空间16。在图10A的示例中，该空的空间16位于薄的电介质层15上方，既与承载衬底11接触的部齐平，也与凸起部14接触的部齐平。假定半导体化合物自侧面12c沿着沿Z轴取向的主生长方向生长，该空的空间16可以在半导体化合物沿优先晶体平面的外延生长期间形成。
参照图10A，半导体堆叠30在通孔21中自成核侧面12c产生。作为示例，凸起部可具有大约300nm的厚度并且凸出大约200nm的距离。薄的电介质层15可具有10至20nm的厚度。由此，成核侧面12c具有沿Z轴大约280nm的高度。掺杂段31的厚度可以是几微米。掺杂段31可以是基于GaN的半导体化合物，其与有源区域32接触的至少一部分是n掺杂的。
参照图10B，然后以与在上文中参照图2E和2F或甚至图3C所述的步骤相同或相似的方式，产生偏置电极3。
参照图10C，执行光电结构6与控制芯片40的结合。该结合与参照图2G所述的相似或相同，但它可以与图3D的相同或相似。
参照图10D，不仅去除生长衬底10，还去除掺杂段31的一部分，例如通过化学机械抛光、干蚀刻、LLO、研磨切割等等。掺杂段31的被去除部分包括一个或更多个空的空间16。由此获得其下部面6a是连续并且基本平坦的光电结构6。此外，剩余的掺杂段31不具有由半导体化合物成核所产生的空的空间。
参照图10E，然后产生与n掺杂的第一段31电接触的第一偏置电极4。然后可在光电结构6的发射面6a上沉积由对于电磁辐射透明的电介质材料制成的保护层7，以确保对二极管2的结构性保护。
由此获得光电器件1，其光电结构6包括位于生长掩膜20的通孔21中且彼此通过该生长掩膜分隔的二极管2的矩阵阵列。如前所述，光电器件1的掺杂段31和有源区域32的材料具有良好的晶体质量，从而避免了外延的半导体化合物聚结的风险，该聚结易于形成可能会延伸到直至有源区域的结构性缺陷。
以上描述了特定的实施例。它们不是相互排斥的，可相互组合，因此各种变型和修改对于本领域技术人员将是显而易见的。由此，在不同变型中，通孔21可以沿着相对于Z轴形成非零的角度β的导向轴倾斜和/或结构化为包括彼此不同的多个空腔。

Claims (14)

1.一种用于制造具有二极管(2)的矩阵阵列的光电器件(1)的方法，每个二极管(2)包括：由第一掺杂段(31)和第二掺杂段(33)形成的半导体堆叠(30)，在所述第一掺杂段与第二掺杂段之间设置有有源区域(32)，并且所述半导体堆叠具有热膨胀系数αes，所述方法包括以下步骤：
i)提供具有小于αes的热膨胀系数αsc的生长衬底(10)，并且所述生长衬底包括覆盖有限定成核表面(12b)的成核层(12)的承载衬底(11)；
ii)在所述成核表面(12b)上沉积由具有小于αes的热膨胀系数αmc的电绝缘材料制成的电介质层(20)；
iii)在所述电介质层(20)中形成通向所述成核表面(12b)的多个通孔(21)；
o蚀刻位于所述通孔(21)中的成核层(12)，以空出所述承载衬底(11)的上表面并暴露所述成核层(12)的侧面，从而形成成核侧面(12c)；
o形成在所述承载衬底中或上延伸的电介质区域(13、15)，以使得在外延生长的步骤iv)期间，每个第一掺杂段(31)尤其是自所述成核侧面(12c)形成的；
iv)通过外延生长在所述通孔(21)中并且自所述成核表面(12b)产生所述半导体堆叠(30)，以使得至少所述第一掺杂段(31)和所述有源区域(32)位于所述通孔(21)中。
2.如权利要求1所述的制造方法，其中，每个通孔(21)包括单个成核表面(12b)，所述单个成核表面在所述通孔(21)的轮廓的一部分上延伸，并且其成核侧面(12c)在与所述承载衬底(11)的平面平行的平面中以凸起或连续直线的方式延伸。
3.如权利要求2所述的制造方法，每个通孔被所述电介质层(20)的至少一个侧边界(22)横向地限定，其中，所述成核侧面(12c)与所述侧边界(22)齐平。
4.如权利要求2所述的制造方法，其中，每个通孔(21)包括所述成核层的凸起部(14)，所述凸起部(14)延伸到所述承载衬底(11)上的通孔(21)中，并且不被所述电介质层(20)覆盖。
5.如权利要求4所述的制造方法，其中，所述凸起部(14)的上部面(14b)参与形成所述成核表面(12b)。
6.如权利要求4所述的制造方法，所述制造方法包括以下步骤：沉积薄的电介质层(15)，以覆盖所述凸起部(14)的上部面(14b)以及所述承载衬底(11)的上部面，从而形成所述电介质区域(13、15)，同时空出所述成核侧面(12c)。
7.如权利要求1至6中任一项所述的制造方法，其中，所述电介质区域(13、15)通过硅基承载衬底(11)的氧化或氮化，或通过沉积薄的电介质层(15)来形成。
8.如权利要求1至7中任一项所述的制造方法，其中，在所述外延生长步骤期间，在所述半导体堆叠(30)与所述电介质区域(13、15)之间形成空的空间(16)，并且其中，外延生长的步骤iv)之后接着是去除所述半导体堆叠(30)的包含所述空的空间(16)的一部分和所述生长衬底(10)的步骤。
9.如权利要求1至8中任一项所述的制造方法，其中，所述电介质层(20)具有厚度emc，并且每个半导体堆叠(30)具有小于emc的厚度ees，并且其中，外延生长的步骤iv)之后接着是产生支承在所述第二掺杂段(33)上并与所述第二掺杂段电接触的第二电极(3)的步骤，所述步骤包括以下子步骤：
-沉积厚度至少等于emc与ees之间的差值的导电层(5)，以覆盖所述电介质层(20)的上部面(20b)和所述半导体堆叠(30)，所述导电层由至少一种导电材料制成，
-平坦化所述导电层(5)，其中，在所述电介质层(20)的上部面(20b)上停止蚀刻，由此形成多个第二电极(3)，所述多个第二电极与所述第二掺杂段(33)接触并分别被所述电介质层(20)围绕，所述电介质层(20)的上部面(20b)和所述第二电极(3)的上部面(3b)然后形成光电结构(6)的连续且基本平坦的上表面(6b)。
10.如权利要求9所述的制造方法，所述厚度ees小于emc，其中，步骤iv)之后接着是平坦化所述电介质层(20)的步骤，其中，在所述半导体堆叠(30)的上部面(30b)上停止蚀刻，所述电介质层(20)的上部面(20b)和所述半导体堆叠(30)的上部面(30b)然后形成光电结构(6)的连续且基本平坦的上表面(6b)。
11.如权利要求9或10所述的制造方法，包括使所述光电结构(6)经由其上表面(6b)与控制芯片(40)结合的步骤，所述控制芯片适于向所述二极管(2)施加电势差。
12.如权利要求11所述的制造方法，其中，所述光电结构(6)和所述控制芯片(40)通过直接键合来结合。
13.如权利要求1至12中任一项所述的制造方法，每个第二掺杂段(33)包括第一部分(33.1)和过掺杂的第二部分(33.2)，所述第一部分(33.1)位于所述过掺杂的第二部分(33.2)与所述有源区域(32)之间，并且所述过掺杂的第二部分(33.2)具有比所述第一部分(33.1)高的掺杂水平和p型的导电类型。
14.如权利要求1至13中任一项所述的制造方法，其中，在步骤iii)之后，每个通孔(21)包括通向所述成核表面(12b)的第一空腔(23)，和通向所述电介质层(20)的上部面(20b)并与所述第一空腔(23)连通的第二空腔(26)，所述电介质层(20)包括在所述生长衬底(10)上延伸并且部分地限定所述第二空腔(26)的部分(27)，所述第二空腔(26)相对于所述第一空腔(23)横向偏移，以使得在步骤iv)之后，所述有源区域(32)不位于所述成核表面(12b)的正上方。
CN201980026104.0A 2018-04-20 2019-04-17 用于制造具有二极管的矩阵的光电器件的方法 Active CN111989777B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1853495 2018-04-20
FR1853495A FR3080487B1 (fr) 2018-04-20 2018-04-20 Procede de fabrication d’un dispositif optoelectronique a matrice de diodes
PCT/FR2019/050913 WO2019202258A2 (fr) 2018-04-20 2019-04-17 Procede de fabrication d'un dispositif optoelectronique a matrice de diodes

Publications (2)

Publication Number Publication Date
CN111989777A true CN111989777A (zh) 2020-11-24
CN111989777B CN111989777B (zh) 2024-02-13

Family

ID=63014708

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980026104.0A Active CN111989777B (zh) 2018-04-20 2019-04-17 用于制造具有二极管的矩阵的光电器件的方法

Country Status (6)

Country Link
US (1) US11374147B2 (zh)
EP (1) EP3782193B1 (zh)
KR (1) KR20210006373A (zh)
CN (1) CN111989777B (zh)
FR (1) FR3080487B1 (zh)
WO (1) WO2019202258A2 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201816455D0 (en) * 2018-10-09 2018-11-28 Univ Sheffield LED Arrays
FR3112026B1 (fr) * 2020-06-30 2022-09-23 Aledia Dispositif optoélectronique et procédé de fabrication
US11811000B2 (en) * 2020-12-30 2023-11-07 Applied Materials, Inc. Methods for forming light emitting diodes
EP4080575A1 (en) * 2021-04-22 2022-10-26 Epinovatech AB Method for forming a matrix of led elements of different colours
TWI789764B (zh) * 2021-05-21 2023-01-11 友達光電股份有限公司 發光元件及其製造方法與發光裝置的製造方法
FR3124892B1 (fr) * 2021-07-02 2023-05-26 Commissariat Energie Atomique Procede de realisation de diodes electroluminescentes

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020079498A1 (en) * 2000-12-26 2002-06-27 Norikatsu Koide Semiconductor light emitting device and method for producing the same
CN1812117A (zh) * 2004-12-02 2006-08-02 三星电机株式会社 半导体发光器件及其制造方法
US20150137072A1 (en) * 2013-11-19 2015-05-21 Gwangju Institute Of Science And Technology Mask for forming semiconductor layer, semiconductor device, and method of fabricating the same
US20150380459A1 (en) * 2014-06-27 2015-12-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Mesa structure diode with approximately plane contact surface
CN107068829A (zh) * 2015-12-23 2017-08-18 原子能和替代能源委员会 发光光电装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3702700B2 (ja) * 1999-03-31 2005-10-05 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
US8502263B2 (en) * 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
KR20110056866A (ko) * 2009-11-23 2011-05-31 삼성전자주식회사 질화물 발광소자 및 그 제조방법
US9153732B2 (en) * 2012-02-23 2015-10-06 Nthdegree Technologies Worldwide Inc. Active LED module
KR102022266B1 (ko) * 2013-01-29 2019-09-18 삼성전자주식회사 나노구조 반도체 발광소자 제조방법
WO2016099494A1 (en) * 2014-12-17 2016-06-23 Intel Corporation Integrated circuit die having reduced defect group iii-nitride layer and methods associated therewith

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020079498A1 (en) * 2000-12-26 2002-06-27 Norikatsu Koide Semiconductor light emitting device and method for producing the same
CN1812117A (zh) * 2004-12-02 2006-08-02 三星电机株式会社 半导体发光器件及其制造方法
US20150137072A1 (en) * 2013-11-19 2015-05-21 Gwangju Institute Of Science And Technology Mask for forming semiconductor layer, semiconductor device, and method of fabricating the same
US20150380459A1 (en) * 2014-06-27 2015-12-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Mesa structure diode with approximately plane contact surface
CN107068829A (zh) * 2015-12-23 2017-08-18 原子能和替代能源委员会 发光光电装置

Also Published As

Publication number Publication date
FR3080487B1 (fr) 2020-06-12
EP3782193B1 (fr) 2022-05-04
FR3080487A1 (fr) 2019-10-25
KR20210006373A (ko) 2021-01-18
WO2019202258A2 (fr) 2019-10-24
EP3782193A2 (fr) 2021-02-24
US11374147B2 (en) 2022-06-28
WO2019202258A3 (fr) 2020-01-16
CN111989777B (zh) 2024-02-13
US20210119075A1 (en) 2021-04-22

Similar Documents

Publication Publication Date Title
CN111989777B (zh) 用于制造具有二极管的矩阵的光电器件的方法
CN111033747B (zh) 包括以轴向配置的三维半导体结构的光电子设备
TWI390773B (zh) 光電元件之製法及光電元件
US9356191B2 (en) Epitaxial layer wafer having void for separating growth substrate therefrom and semiconductor device fabricated using the same
CN110168753B (zh) 具有发光二极管的光电器件
US8659033B2 (en) Light-emitting diode with textured substrate
KR20080051150A (ko) 반도체 웨이퍼를 측면으로 절단하는 방법 및 광전 소자
KR20150072066A (ko) 반도체 성장용 템플릿, 성장 기판 분리 방법 및 이를 이용한 발광소자 제조 방법
CN110313069B (zh) 具有发光二极管的光电设备
TWI758996B (zh) 發光二極體及發光二極體陣列
US7733935B2 (en) Nitride semiconductor laser device and method of producing the same
US20240079525A1 (en) Efficient group iii-nitride led devices and method of fabrication
KR102591151B1 (ko) 비발광 3족 질화물 반도체 소자를 제조하는 방법
KR102199349B1 (ko) 기판 분리 방법 및 이를 이용한 발광소자 제조 방법
KR20230149975A (ko) 3족 질화물 반도체 적층체를 제조하는 방법
KR20240024292A (ko) 방사선 방출 반도체 칩을 제조하기 위한 방법, 및 방사선 방출 반도체 칩
WO2021236382A1 (en) Subpixel light emitting diodes for direct view display and methods of making the same
CN114375500A (zh) 发光二极管和形成发光二极管的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant