CN111987196A - 半导体元件 - Google Patents

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CN111987196A CN202010441558.9A CN202010441558A CN111987196A CN 111987196 A CN111987196 A CN 111987196A CN 202010441558 A CN202010441558 A CN 202010441558A CN 111987196 A CN111987196 A CN 111987196A
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刘家铭
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Abstract

本发明公开一种半导体元件，其包含一主动层、一第一半导体层、一第一应力缓冲结构位于该主动层及该第一半导体层之间、一中间层位于该第一应力缓冲结构及该主动层之间，其中，该第一应力缓冲结构包含多个第一子层以及多个第二子层彼此交叠，该第二子层的带隙小于该第一子层的带隙，该中间层包含一第一部分邻接该第一应力缓冲结构以及一第二部分邻接该主动层，该第二部分与该第二子层各包含一铟含量且该第二部分的铟含量小于该第二子层的铟含量。

Description

半导体元件
技术领域
本发明涉及一半导体元件，特别是涉及具有中间层的半导体元件。
背景技术
III-V族化合物半导体已被广泛开发应用于各式的电子元件，例如高电子迁移率晶体管(high electron-mobility transistor；HEMT)、高效率光伏元件(photovoltaicdevice)、以及发光二极管(light-emitting diode；LED)。
以发光二极管为例，发光二极管已被视为取代传统光源的最佳解决方案之一，为能更进一步地达成节能省碳的功效，亮度提升一直是本领域人员长期的研究课题。发光二极管的亮度提升主要分为两部分，一为内部量子效率(Internal Quantum Efficiency；IQE)的提升，主要通过外延薄膜结构的改善以增进电子空穴的结合效率；另一方面为光摘出效率(Light ExtractionEfficiency；LEE)的提升，主要着重在使主动层发出的光线能有效穿透至元件外部，降低光线被发光二极管内部结构所吸收。
本发明即在改善III-V族化合物半导体元件的外延薄膜结构的品质，进而提高半导体元件的效能，例如提高发光二极管的内部量子效率。
发明内容
本发明提出一种半导体元件，其包含一主动层、一第一半导体层、一第一应力缓冲结构，位于该主动层及该第一半导体层之间、一中间层位于该第一应力缓冲结构及该主动层之间，其中，该第一应力缓冲结构包含多个第一子层以及多个第二子层彼此交叠，该第二子层的带隙小于该第一子层的带隙，该中间层包含一第一部分邻接该第一应力缓冲结构以及一第二部分邻接该主动层，该第二部分与该第二子层各包含一铟含量且该第二部分的铟含量小于该第二子层的铟含量。在本发明的另一实施例，所述的半导体元件还包含一第二应力缓冲结构位于该第二部分以及该主动层之间，其中，该第二应力缓冲结构包含多个第三子层以及多个第四子层彼此交叠，该第四子层的带隙小于该第三子层的带隙。
附图说明
图1为一示意图，揭示符合本发明半导体元件的第一实施例；
图2为一示意图，揭示符合本发明半导体元件的第二实施例。
符号说明
1、2 半导体元件
10 基板
20 第一半导体层
31 第一应力缓冲结构
311 第一子层
312 第二子层
32 第二应力缓冲结构
321 第三子层
322 第四子层
40 中间层
401 第一部分
402 第二部分
50 主动(有源)层
501 阻障层
502 阱层
60 第二半导体层
71 第一电极
72 第二电极
具体实施方式
图1揭示符合本发明半导体元件的第一实施例，半导体元件1包括一基板10、一第一半导体层20形成于基板10上、一第一应力缓冲结构31形成于第一半导体层20上、一中间层40形成于第一应力缓冲结构20上、一主动层(active layer)50形成于中间层40上、一第二半导体层60形成于主动层50上、一第一电极71电连接至第一半导体层20、以及一第二电极72电连接至第二半导体层60。在本发明的一实施例，第一半导体层20包含一第一区域及一第二区域，第一应力缓冲层31形成于所述的第一区域上，第一电极71形成于所述的第二区域上，从而与第一半导体层20电连接；其中，所述的第二区域与第一电极71之间不具有第一应力缓冲结构31、中间层40、主动层50、以及第二半导体层60。
在本发明的一实施例，基板10、第一半导体层20、第一应力缓冲结构31、中间层40、主动层50与第二半导体层60均包含单晶外延结构。各外延结构，较佳地，以有机金属气相沉积法(MOCVD)形成，并且各外延结构的材料组成可通过改变形成该外延结构时所通入反应器中的各反应物的流量及/或反应器的温度来调整。基板10的晶格常数与第一半导体层20的晶格常数的差异不小于基板10的晶格常数的1％，其中，基板10的材料例如包含蓝宝石。第一半导体层20包含具有第一导电型的III-V族化合物，例如包含n型氮化镓(GaN)且具有一n型掺杂质(例如为硅)以及一n型掺杂浓度介于1×1018～5×1018/cm3之间。第二半导体层60包含具有第二导电型的III-V族化合物，例如包含p型GaN且具有一p型掺杂质(例如为镁)以及一p型掺杂质浓度介于1×1019～5×1020/cm3之间，其中，第二导电型相反于第一导电型。半导体元件1为一发光二极管(LED)时，主动层50例如包含III-V族化合物以及多重量子阱(Multiple Quantum Wells；MQW)结构，其中多重量子阱结构包含多个阻障层(barrierlayer)501及多个阱层(well layer)502交互堆叠，并于驱动时发出可见光或不可见光，其中，交叠的对数介于3～15对(pairs)。阱层501的材料具有一带隙(energy band gap)对应发出光的波长并且小于阻障层501的带隙，阱层502例如包含非故意掺杂(unintentionallydoped)的InxGa1–xN(0.05≤x≤0.25)并具有一厚度介于1～5nm之间，阻障层501例如包含掺杂或非故意掺杂的GaN及/或AlxGa1-xN(0.01≤x≤0.1)并且具有一厚度介于5～15nm之间。
于本发明的一实施例，第一应力缓冲结构31例如包含多个第一子层311以及多个第二子层312交互堆叠以形成一超晶格(superlattice)结构，其中，交叠的对数介于3～10对(pairs)；其中，最接近中间层40的第二子层312直接与中间层40连接；其中，第二子层312的材料包含非故意掺杂的III-V族化合物，例如包含InxGa1-xN(0.01≤x≤0.03)；第一子层311的材料包含第一导电型的III-V族化合物，例如包含n型GaN或n型InxGa1-xN(0.001≤x≤0.01)且具有一n型掺杂质(例如为硅)以及一n型掺杂浓度介于1017/cm3～1018/cm3之间，其中，第一子层311不包含铟或包含一铟含量小于第二子层312的铟含量。第一子层311具有一厚度介于10～50nm之间；第二子层312具有一厚度介于0.5～3nm之间；第一应力缓冲结构31具有一厚度介于50～500nm之间。
在本发明的一实施例，中间层40包含一第一部分401邻接第一应力缓冲结构31以及一第二部分402邻接主动层50；第一部分401不包含铟或包含一铟含量小于第二部分402的铟含量，例如包含GaN或InxGa1-xN(0<x≤0.01)；第二部分402直接与第一部分401相接，其材料例如包含InxGa1-xN(0.001≤x≤0.02)且具有一铟含量大于第一部分401的铟含量。在本发明的一实施例，第二部分402的铟含量小于第二子层312的铟含量以降低第一应力缓冲结构31与主动层50之间所产生的压应力(piezoelectric strain)。中间层40具有一厚度小于100nm；较佳地介于30nm至90nm之间；其中，第一部分401具有一厚度介于10nm至50nm之间，第二部分402具有一厚度介于0.5nm至15nm之间；其中，第二部分402的厚度与中间层40厚度的比值介于0.1至0.5之间。在本发明的一实施例，第二部分402的铟含量小于第二子层312的铟含量，且第二部分402的厚度大于或等于第二子层312的厚度以进一步降低第一应力缓冲结构31与主动层50之间所产生的压应力。第一部分401及第二部分402各具有一n型掺杂质(例如为硅)以及一n型掺杂浓度介于1018/cm3及1019/cm3之间。较佳地，第二部分402的n型掺杂浓度大于第一部分401的n型掺杂浓度。在本发明的一实施例，中间层40的厚度小于第一应力缓冲结构31的厚度。
图2揭示符合本发明半导体元件的第二实施例，半导体元件2包括一基板10、一第一半导体层20形成于基板10上、一第一应力缓冲结构31形成于第一半导体层20上、一中间层40形成于第一应力缓冲结构20上、一第二应力缓冲结构32形成于中间层40上、一主动层(active layer)50形成于第二应力缓冲结构32上、一第二半导体层60形成于主动层50上、一第一电极71电连接至第一半导体层20、以及一第二电极72电连接至第二半导体层60。在本发明的一实施例，第一半导体层20包含一第一区域及一第二区域，第一应力缓冲层31形成于所述的第一区域上；第一电极71形成于所述的第二区域上，从而与第一半导体层20电连接；其中，所述的第二区域与第一电极71之间不具有第一应力缓冲结构31、中间层40、第二应力缓冲结构32、主动层50、以及第二半导体层60。第二实施例与第一实施例的差异在于，半导体元件2除包含半导体元件1的全部结构外，还包含第二应力缓冲结构32形成于中间层40以及主动层50之间，其中，第二应力缓冲结构32包含单晶外延结构，第二应力缓冲结构32例如包含多个第三子层321以及多个第四子层322交互堆叠以形成一超晶格结构，其中，交叠的对数介于3～10对(pairs)。于本发明的一实施例，最靠近主动层50的第四子层321与主动层50的一阻障层502直接连接；最靠近中间层40的第三子层321与中间层40的第二部分402直接连接。第二应力缓冲结构32的第四子层322的铟含量大于第一应力缓冲结构31的第二子层322的铟含量，其中，第三子层321不包含铟或包含一铟含量小于第四子层322的铟含量；第三子层321的材料例如包含GaN或InxGa1-xN(0<x≤0.02)，第四子层322的材料例如包含InxGa1-xN(0.03≤x≤0.1)，其中，第四子层322的铟含量大于第二子层312的铟含量。其中，第三子层321具有一n型掺杂质(例如为硅)以及一n型掺杂浓度介于1017/cm3～1018/cm3之间。中间层的第二部分402的n型掺杂浓度大于第三子层321的n型掺杂浓度以降低第一应力缓冲结构31与主动层50之间所产生的压应力。较佳地，第二部分402的n型掺杂浓度大于第一部分401的n型掺杂浓度以及第二部402的n型掺杂浓度大于第三子层321的n型掺杂浓度以进一步降低第一应力缓冲结构31与主动层50之间所产生的压应力。第三子层321具有一厚度介于5～10nm之间；第四子层322具有一厚度介于0.5～3nm之间；第二应力缓冲结构32具有一厚度介于30～80nm之间。在本发明的一实施例，中间层40的厚度相当于或大于第二应力缓冲结构32的厚度，并且中间层40的厚度小于第一应力缓冲结构31的厚度。本实施例其余结构的描述相同于实施例一，即图2与图1具有相同标号的结构代表彼此为相同的结构，并已详细描述于实施例一，不在此赘述。
本发明可有效降低半导体元件的压应力，降低正向电压(forward voltage)以及提高发光效率。本发明所列举的各实施例仅用以说明本发明，并非用以限制本发明的范围。任何人对本发明所作的任何显而易知的修饰或变更都不脱离本发明的精神与范围。

Claims (10)

1.一种半导体元件，其特征在于，包含:
主动层；
第一半导体层；
第一应力缓冲结构，位于该主动层及该第一半导体层之间，该第一应力缓冲结构包含多个第一子层以及多个第二子层彼此交叠，该第二子层的带隙小于该第一子层的带隙；
中间层，位于该第一应力缓冲结构及该主动层之间，其中该中间层包含第一部分邻接该第一应力缓冲结构以及第二部分邻接该主动层，其中，该第二部分与该第二子层各包含铟含量且该第二部分的铟含量小于该第二子层的铟含量。
2.如权利要求1所述的半导体元件，其中，该第二部分的厚度与该中间层的厚度的比值介于0.1至0.5之间。
3.如权利要求1所述的半导体元件，其中，该第二部分的厚度大于或等于该第二子层的厚度。
4.如权利要求1所述的半导体元件，其中，该第一部分及/或该第一子层不包含铟。
5.如权利要求1所述的半导体元件，还包含第二应力缓冲结构位于该第二部分以及该主动层之间，其中，该第二应力缓冲结构包含多个第三子层以及多个第四子层彼此交叠，该第四子层的带隙小于该第三子层的带隙。
6.如权利要求5所述的半导体元件，其中，该第一部分、该第二部分以及该第一子层各包含n型掺杂质及n型掺杂浓度。
7.如权利要求6所述的半导体元件，其中，该第三子层包含n型掺杂质及n型掺杂浓度，该第二部分的n型掺杂浓度大于该第三子层的n型掺杂浓度。
8.如权利要求6所述的半导体元件，其中，该第二部分的n型掺杂浓度大于该第一部分的n型掺杂浓度。
9.如权利要求5所述的半导体元件，其中，该第一应力缓冲结构及/或该第二应力缓冲结构包含超晶格结构(superlattice structure)。
10.如权利要求1所述的半导体元件，其中，该中间层的厚度小于该第一应力缓冲结构的厚度。
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