CN111987040A - 半导体器件制备方法及半导体器件 - Google Patents

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Abstract

本申请涉及一种半导体器件制备方法及一种半导体器件，该制备方法包括：提供衬底，在衬底上形成缓冲氧化层和氮化硅掩膜；开设刻蚀窗口并刻蚀衬底，形成沟槽；在沟槽的内壁依次形成隔离氧化层和隔离氮化硅层；向沟槽内填满牺牲层；对牺牲层进行回刻，去除部分牺牲层，使牺牲层的高度低于衬底的上表面以暴露部分隔离氮化硅层，并对隔离氮化硅层进行刻蚀；去除剩余的牺牲层，并形成覆盖氮化硅掩膜和填满沟槽的介质氧化层；对介质氧化层进行研磨；去除氮化硅掩膜和缓冲氧化层，且不暴露隔离氮化硅层；在衬底表面形成栅氧层，并在栅氧层上形成多晶硅层。在上述过程中，隔离氮化硅层不会形成尖角，因此不会影响栅氧层的TDDB测试。

Description

半导体器件制备方法及半导体器件
技术领域
本发明涉及半导体领域，尤其涉及一种半导体器件制备方法及半导体器件。
背景技术
为了提高半导体器件的集成度，在制造工艺上通常会缩小线宽尺寸，以使晶片面积利用率最大化，同时，为了解决因缩小线宽所造成的漏电问题，可设置浅槽隔离结构。浅槽隔离结构包括形成于沟槽内壁上的隔离氧化层和形成于隔离氧化层上的隔离氮化硅层以及填充于沟槽内的介质层，其中，设置隔离氮化硅层可以进一步改善漏电。然而，实验表明，设置隔离氮化硅层后，会导致栅氧层的经时击穿(time dependent dielectricbreakdown，TDDB)测试失效。经过分析得知，隔离氧化层覆盖沟槽内壁，隔离氮化硅层覆盖隔离氧化层后，在沟槽外的半导体衬底表面形成栅氧层并在栅氧层上形成多晶硅时，多晶硅会与隔离氮化硅层接触，这种接触会产生应力使得接触部位的多晶硅产生缺陷，同时，在经过一系列工序后，容易在隔离氮化硅层顶端转角位置形成尖角，隔离氮化硅层与多晶硅接触，以及尖角的存在，都会导致TDDB失效。
发明内容
基于此，有必要针对上述在沟槽内覆盖氮化硅层时，氮化硅层会与多晶硅接触以及氮化硅层在拐角处容易形成尖角而导致栅氧层的TDDB测试失效的技术问题，提出一种新的半导体器件制备方法和半导体器件。
一种半导体器件制备方法，包括：
提供衬底，并在所述衬底上依次形成缓冲氧化层和氮化硅掩膜；
图形化所述氮化硅掩膜和所述缓冲氧化层，形成刻蚀窗口，通过所述刻蚀窗口刻蚀所述衬底，形成沟槽；
在所述沟槽的内壁形成隔离氧化层并在所述隔离氧化层上形成隔离氮化硅层，所述隔离氮化硅层未填满所述沟槽；
向所述沟槽内填入牺牲层，所述牺牲层填满所述沟槽；
对所述牺牲层进行回刻，刻蚀掉部分所述牺牲层，使所述牺牲层的高度低于所述衬底的上表面以暴露部分所述隔离氮化硅层，并对所述隔离氮化硅层进行刻蚀；
去除剩余的所述牺牲层，并形成覆盖所述氮化硅掩膜和填满所述沟槽的介质氧化层；
对所述介质氧化层进行研磨并停止于所述氮化硅掩膜；
去除所述氮化硅掩膜和所述缓冲氧化层，且不暴露所述隔离氮化硅层；
在所述衬底表面形成栅氧层，并在所述栅氧层上形成多晶硅层。
上述半导体器件制备方法，在沟槽内壁形成隔离氧化层，在隔离氧化层上形成隔离氮化硅层，此时，隔离氮化硅层延伸的高度超过衬底的上表面，接着，在沟槽内填充牺牲层并对牺牲层进行回刻，以暴露出顶部部分隔离氮化硅层，然后刻蚀暴露出的隔离氮化硅层，未暴露出的隔离氮化硅层受牺牲层的保护而不被刻蚀，隔离氮化硅层被刻蚀后，其高度低于衬底的上表面，去除剩余的牺牲层，并向沟槽内填充介质氧化层，然后再进行后续的研磨以及刻蚀氮化硅掩膜和缓冲氧化层，在刻蚀完氮化硅掩膜和缓冲氧化层后，隔离氮化硅层未暴露在外。由于隔离氮化硅层延伸的高度低于衬底的上表面，填充介质氧化层后，隔离氮化硅层便被介质氧化层覆盖于沟槽内，即隔离氮化硅层被介质氧化层和隔离氧化层包围，在刻蚀缓冲氧化层的过程中，即使包裹隔离氮化硅层的隔离氧化层和介质氧化层也会受到刻蚀作用，在具体工艺过程中，可以根据实际情况选择隔离氮化硅层顶端距离衬底上表面的距离以及控制刻蚀缓冲氧化层的时间，保证隔离氮化硅层在缓冲氧化层刻蚀过程中不会暴露出来。由于在去除缓冲氧化层的过程中，隔离氮化硅层未暴露出来，在沟槽外的半导体表面形成栅氧层和多晶硅层时，隔离氮化硅层与栅氧层和多晶硅层隔离，隔离氮化硅层既不会形成尖角，也不会与多晶硅层接触，即对栅氧层和多晶硅层的形成没有影响，从而保证了栅氧层TDDB测试的可靠性。
在其中一个实施例中，所述牺牲层为有机抗反射涂层。
在其中一个实施例中，被刻蚀后的所述隔离氮化硅层的顶端距所述衬底上表面的垂直距离为
Figure BDA0002068996470000031
在其中一个实施例中，对所述牺牲层进行回刻具体是通过干法刻蚀对所述牺牲层进行回刻。
在其中一个实施例中，所述隔离氧化层的厚度范围为
Figure BDA0002068996470000032
所述隔离氮化硅层的厚度范围为
Figure BDA0002068996470000033
在其中一个实施例中，所述隔离氧化层的厚度范围为
Figure BDA0002068996470000034
所述隔离氮化硅层的厚度范围为
Figure BDA0002068996470000035
在其中一个实施例中，所述在所述衬底表面形成栅氧层具体为通过热氧化工艺在所述衬底表面形成栅氧层。
在其中一个实施例中，所述制备方法采用0.153μm线宽工艺。
在其中一个实施例中，在形成所述多晶硅层后，对所述栅氧层进行经时击穿测试。
一种半导体器件，包括：
衬底，所述衬底开设有沟槽；
隔离氧化层，形成于所述沟槽的内壁；
隔离氮化硅层，形成于所述隔离氧化层上且未填满所述沟槽，所述隔离氮化硅层的顶端低于所述衬底的上表面；
介质氧化层，填充所述沟槽并覆盖所述隔离氮化硅层；
栅氧层，形成于所述衬底的表面；
多晶硅层，形成于所述栅氧层上。
在其中一个实施例中，所述隔离氮化硅层的顶端距离所述衬底上表面的垂直距离为
Figure BDA0002068996470000041
附图说明
图1a～1d为一实施例中制备半导体器件过程中相关步骤形成的半导体结构示意图；
图2a为对应图1d线框M内的放大示意图；
图2b为隔离氮化硅层顶端拐角处形成尖角的电镜图；
图3为本申请另一实施例中半导体器件的制备步骤流程图；
图4a～4i为本申请一实施例中对应图3半导体器件制备相关步骤形成的半导体结构示意图；
图5为本申请一实施例中隔离氮化硅层顶端拐角处未形成尖角的电镜图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
图1a～1d为一实施例中制备半导体的相关工艺步骤对应形成的半导体结构图，其中，如图1a所示，通过常规工艺在半导体衬底110上依次生成缓冲氧化层120和氮化硅掩膜130后，开设窗口并刻蚀半导体衬底110，形成浅沟槽，在沟槽内壁生成隔离氧化层140并在隔离氧化层140上形成隔离氮化硅层150，沉积氧化硅介质层160；如图1b所示，对氧化硅介质层160进行研磨至氮化硅掩膜130；如图1c所示，依次刻蚀氮化硅掩膜130和缓冲氧化层120，由于氧化硅介质层160、隔离氧化层140与缓冲氧化层120为同一物质，在刻蚀缓冲氧化层120时，隔离氮化硅层150两侧的氧化硅介质层160和隔离氧化层140也有部分被刻蚀掉，导致隔离氮化硅层150顶端拐角处容易出现如图2a所示的尖角151，图2b为拍摄的隔离氮化硅层150拐角处尖角的电镜图；如图1d所示，接着在半导体衬底110表面生长一层栅氧层170并在栅氧层170上覆盖一层多晶硅层180，隔离氮化硅层150便与多晶硅层180接触。
如图3所示为本申请另一实施例中半导体器件制备方法的步骤流程图，其包括：
步骤S100：提供衬底，并在所述衬底上依次形成缓冲氧化层和氮化硅掩膜。
参见图4a所示，在半导体衬底210上依次形成缓冲氧化层220和氮化硅掩膜230，缓冲氧化层220为氧化硅，可通过热氧化工艺形成。氮化硅掩膜230可通过沉积工艺形成。
步骤S200：图形化所述氮化硅掩膜和所述缓冲氧化层，形成刻蚀窗口，通过所述刻蚀窗口刻蚀所述衬底，形成沟槽。
参见图4b所示，图形化氮化硅掩膜230和缓冲氧化层220，形成刻蚀窗口，刻蚀窗口处的半导体衬底210暴露出来，通过刻蚀窗口刻蚀半导体衬底210，形成沟槽211。
步骤S300：在所述沟槽的内壁形成隔离氧化层并在所述隔离氧化层上形成隔离氮化硅层，所述隔离氮化硅层未填满所述沟槽。
参见图4c所示，在沟槽211的内壁形成隔离氧化层240，隔离氧化层240覆盖沟槽211的整个内壁，具体可通过热氧化工艺生成隔离氧化层240。其中，隔离氧化层240的厚度范围可为
Figure BDA0002068996470000061
在隔离氧化层240上形成隔离氮化硅层250，具体可通过沉积工艺形成隔离氮化硅层250，隔离氮化硅层250覆盖整个隔离氧化层240，此时，隔离氮化硅层250的顶端高于沟槽211，即隔离氮化硅层250的延伸高度高于半导体衬底210的上表面。其中，隔离氮化硅层250的厚度范围可为
Figure BDA0002068996470000062
该厚度范围内的隔离氮化硅层既具有较好的隔离效果，且与侧壁隔离氧化层的应力匹配性好。
步骤S400：向所述沟槽内填入牺牲层，所述牺牲层填满所述沟槽。
参见图4d所示，在形成隔离氮化硅层250后，向沟槽200内填充牺牲层290，牺牲层290的材料与隔离氮化硅层250的材料不同。牺牲层290的材料具体可为有机抗发射涂层。
步骤S500：对所述牺牲层进行回刻，保留部分所述牺牲层，使所述牺牲层的高度低于所述衬底的上表面以暴露部分所述隔离氮化硅层，并对所述隔离氮化硅层进行刻蚀。
参见图4e所示，对牺牲层290进行回刻，通过控制回刻的时间，只刻蚀掉一定高度的牺牲层，并保留部分牺牲层，回刻后的牺牲层290的高度低于半导体衬底210的上表面，未被牺牲层290覆盖的隔离氮化硅层250暴露出来，此时再对隔离氮化硅层250进行刻蚀，以去除暴露出来的氮化硅。在一实施例中，可通过干法刻蚀对牺牲层进行回刻。在一实施例中，通过干法刻蚀对隔离氮化硅层250进行刻蚀。干法刻蚀的刻蚀精度更高，能够精确控制隔离氮化硅层被刻蚀的高度，使隔离氮化硅层具有较好的形貌，有利于提升器件性能。在一实施例中，上述对隔离氮化硅层进行干法刻蚀所选用的刻蚀气体为对氮化硅合氧化硅选择比较高的刻蚀气体，且不会刻蚀牺牲层，具体可选用氟甲烷(CH3F)进行刻蚀。
步骤S600：去除剩余的所述牺牲层，并形成覆盖所述氮化硅掩膜和填满所述沟槽的介质氧化层。
参见图4f所示，去除剩余的牺牲层290并进行清洗后，通过沉积工艺形成覆盖氮化硅掩膜230和填满沟槽的介质氧化层260。在一实施例中，填充沟槽的沉积工艺具体为高密度等离子体化学气相沉积(High Density Plasma Chemical Vapor Deposition，HDPCVD)工艺，HDPCVD工艺对于间隙宽度较小的沟槽具有较好的填充效果，能适用于较小的工艺线宽。
步骤S700：对所述介质氧化层进行研磨并停止于所述氮化硅掩膜。
参见图4g所示，对介质氧化层260进行研磨，当研磨至氮化硅掩膜230时，停止研磨。在一实施例中，通过化学机械研磨工艺进行上述研磨，化学机械研磨的速度较快且膜层平整性较好，可选择对氧化硅和氮化硅选择比高的研磨液进行研磨，当研磨至氮化硅掩膜230时，研磨速度减慢，从而停止研磨。
步骤S800：去除所述氮化硅掩膜和所述缓冲氧化层，且不暴露所述隔离氮化硅层。
参见图4h所示，依次对氮化硅掩膜230和缓冲氧化层220进行刻蚀，以去除氮化硅掩膜230和缓冲氧化层220，并控制刻蚀时间，在刻蚀完氮化硅掩膜230和缓冲氧化层220后，不暴露掩埋于沟槽内部的隔离氮化硅层250。由于介质氧化层260和隔离氧化层240与缓冲氧化层220材质相同，均为氧化硅，因此，在刻蚀缓冲氧化层220的过程中，介质氧化层260和隔离氧化层240与均会受到刻蚀，若隔离氮化硅层240顶端距离衬底上表面的距离太短，且刻蚀缓冲氧化层220的时间较长，很可能将覆盖隔离氮化硅层250的氧化硅也刻蚀掉而使隔离氮化硅250暴露出来，因此，需要根据实际情况选择隔离氮化硅层250距离衬底上表面的距离并控制刻蚀缓冲氧化层220的时间，保证在缓冲氧化层刻蚀完成后不暴露该隔离氮化硅层250。在一实施例中，隔离氮化硅层250的上端被刻蚀掉后，隔离氮化硅层250的顶端距衬底上表面的垂直距离D为
Figure BDA0002068996470000081
Figure BDA0002068996470000082
一般的工艺制程中，当隔离氮化硅层250低于衬底上表面的间距处于该范围内时，即能保证在经过一系列工序后隔离氮化硅层250不会暴露出来，即隔离氮化硅层250不会与多晶硅层接触，也不会出现尖角，且仍然在沟槽侧壁和底部保留有隔离氮化硅层250，保证了沟槽的隔离能力。
步骤S900：在所述衬底表面形成栅氧层，并在所述栅氧层上形成多晶硅层。
参见图4i所示，在去除氮化硅掩膜230和缓冲氧化层220后，在半导体衬底210的表面形成栅氧层270，具体可通过热氧化工艺生成栅氧层270。然后在栅氧层270上形成多晶硅层280，具体可通过沉积工艺沉积一层多晶硅层280。由于经过步骤S800后，隔离氮化硅层250未暴露出来且未形成尖角，因此不会影响栅氧层270的生长，也不会与多晶硅280接触，因此，对于影响栅氧层的TDDB测试的可靠性。同时，在传统技术中，氮化硅层形成尖角，此尖角由于尖端放电效应而大大减弱隔离氮化硅层作为漏电阻滞层的作用，当半导体器件的工作电压超过10V时，其漏电现象依然严重，即传统技术中包含隔离氮化硅层的沟槽隔离结构只适用于低压产品(工作电压＜5V)。而本申请中，隔离氮化硅层不会出现尖角，既不会影响上述栅氧层的TDDB测试，又不会出现尖端放电效应，使得该沟槽隔离结构对于低压以及中高压均具有较好的隔离效果。
在一实施例中，上述制备方法采用0.153μm线宽工艺。采用该线宽工艺时，器件漏电现象较为严重，在本方案中，通过设置沟槽隔离结构，沟槽隔离结构中除包含隔离氧化层240外，还包含隔离氮化硅层250，隔离氮化硅层的延伸高度虽低于半导体衬底210的上表面，但是在沟槽的下端侧壁以及底部还保留有隔离氮化硅层，该隔离氮化硅层250能进一步增强沟槽的隔离能力，且隔离氮化硅层250不会与多晶硅280接触，也不会形成尖角，可以保证栅氧层TDDB测试的可靠性。
在一实施例中，在进行完上述步骤后，对栅氧层270进行TDDB测试，通过TDDB测试，能够检测栅氧层270的完整性和抗击穿能力，从而了解器件性能是否达标。在本实施例中，设置隔离氮化硅层250，既能增强沟槽的隔离能力，又不会影响对栅氧层270进行TDDB测试，从而保证栅氧层TDDB测试的可靠性。
本申请还涉及一种半导体器件，参见图4i所示，该半导体器件包括衬底210，衬底210上开设有凹槽，凹槽的内壁形成有隔离氧化层240，隔离氧化层240上形成有隔离氮化硅层250，隔离氮化硅层250未填满沟槽，且隔离氮化硅层250的顶端低于衬底210的上表面，具体的，隔离氮化硅层250的顶端与衬底210的上表面的垂直距离为
Figure BDA0002068996470000101
凹槽未被填满部分填充有介质氧化层260，介质氧化层260覆盖隔离氮化硅层250，在衬底210的表面还形成有一层栅氧层270，栅氧层270与介质氧化层260形成一体，在栅氧层270上还形成有多晶硅层260。
上述半导体器件，由于隔离氮化硅层240的顶端低于衬底上表面且被介质氧化层260覆盖，使得半导体器件在隔离氮化硅层240的顶端拐角处形成尖角，隔离氮化硅层240也不会与多晶硅层280接触，因此不会影响半导体器件的TDDB测试。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件制备方法，其特征在于，包括：
提供衬底，并在所述衬底上依次形成缓冲氧化层和氮化硅掩膜；
图形化所述氮化硅掩膜和所述缓冲氧化层，形成刻蚀窗口，通过所述刻蚀窗口刻蚀所述衬底，形成沟槽；
在所述沟槽的内壁形成隔离氧化层并在所述隔离氧化层上形成隔离氮化硅层，所述隔离氮化硅层未填满所述沟槽；
向所述沟槽内填入牺牲层，所述牺牲层填满所述沟槽；
对所述牺牲层进行回刻，刻蚀掉部分所述牺牲层，使所述牺牲层的高度低于所述衬底的上表面以暴露部分所述隔离氮化硅层，并对所述隔离氮化硅层进行刻蚀；
去除剩余的所述牺牲层，并形成覆盖所述氮化硅掩膜和填满所述沟槽的介质氧化层；
对所述介质氧化层进行研磨并停止于所述氮化硅掩膜；
去除所述氮化硅掩膜和所述缓冲氧化层，且不暴露所述隔离氮化硅层；
在所述衬底表面形成栅氧层，并在所述栅氧层上形成多晶硅层。
2.如权利要求1所述的制备方法，其特征在于，所述牺牲层为有机抗反射涂层。
3.如权利要求1所述的制备方法，其特征在于，被刻蚀后的所述隔离氮化硅层的顶端距所述衬底上表面的垂直距离为
Figure FDA0002068996460000011
4.如权利要求1所述的制备方法，其特征在于，对所述牺牲层进行回刻具体是通过干法刻蚀对所述牺牲层进行回刻。
5.如权利要求1所述的制备方法，其特征在于，所述隔离氧化层的厚度范围为
Figure FDA0002068996460000012
所述隔离氮化硅层的厚度范围为
Figure FDA0002068996460000013
6.如权利要求1所述的制备方法，其特征在于，所述在所述衬底表面形成栅氧层具体为通过热氧化工艺在所述衬底表面形成栅氧层。
7.如权利要求1所述的制备方法，其特征在于，所述制备方法采用0.153μm线宽工艺。
8.如权利要求1所述的制备方法，其特征在于，在形成所述多晶硅层后，对所述栅氧层进行经时击穿测试。
9.一种半导体器件，其特征在于，包括：
衬底，所述衬底开设有沟槽；
隔离氧化层，形成于所述沟槽的内壁；
隔离氮化硅层，形成于所述隔离氧化层上且未填满所述沟槽，所述隔离氮化硅层的顶端低于所述衬底的上表面；
介质氧化层，填充所述沟槽并覆盖所述隔离氮化硅层；
栅氧层，形成于所述衬底的表面；
多晶硅层，形成于所述栅氧层上。
10.如权利要求9所述的半导体器件，其特征在于，所述隔离氮化硅层的顶端距离所述衬底上表面的垂直距离为
Figure FDA0002068996460000021
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* Cited by examiner, † Cited by third party
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Cited By (1)

* Cited by examiner, † Cited by third party
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CN113314822A (zh) * 2021-05-31 2021-08-27 成都海威华芯科技有限公司 一种mems滤波器器件背孔的制作工艺和mems滤波器

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