CN111971690A - 半导体存储装置 - Google Patents

Abstract

根据一个实施例，半导体包含第一表面和第二表面。半导体存储装置包含非易失性存储器、用以控制所述非易失性存储器的控制器和暴露于所述第一表面中的端子。所述控制器将以下各项发射到主机装置：第一数据，其指示由温度传感器测量的所述控制器的温度；第二数据，其指示所述控制器的所述温度与所述第一表面的温度之间的温度差；以及第三数据，其指示所述控制器的所述温度与所述第二表面的温度之间的温度差。

Description

半导体存储装置

相关申请的交叉引用

本申请案是基于且要求保护2019年3月20日提交的日本专利申请案第2019-053326号和2019年6月3日提交的日本专利申请案第2019-103485号的优先权益，所有所述专利申请案的全部内容以引用的方式并入本文中。

技术领域

本文中所描述的实施例大体上涉及一种半导体存储装置。

背景技术

近年来，例如NAND快闪存储器的非易失性存储器已改进，且因此，非易失性存储器的存储容量已增大。因此，已要求例如固态驱动器(SSD)的半导体存储装置更小、更薄且操作速度更快。

应注意，由高速半导体存储装置产生的热量更大。因此，包含高速半导体存储装置的主机装置需要用以耗散高速半导体存储装置中的热量的热耗散机构。

附图说明

图1为说明半导体存储装置的外观以及端子在其中的布置的实例的平面图。

图2为半导体存储装置的实例的侧视图。

图3为说明半导体存储装置的端子的布置的另一实例的平面图。

图4为说明相对于半导体存储装置的端子的信号指配的实例的图。

图5为说明半导体存储装置的结构的实例的框图。

图6为说明半导体存储装置的结构实例的图。

图7为说明热管理的图。

图8说明半导体存储装置放置到主机装置的连接件中的实例。

图9说明半导体存储装置放置到主机装置的连接件中的另一实例。

图10说明用于计算第一实施例的半导体存储装置的表面温度(壳体温度)的热阻模型。

图11为说明由第一实施例的半导体存储装置执行的温度信息输出过程的程序的序列图。

图12为说明由第一实施例的半导体存储装置报告给主机装置的智慧/健康(SMART/Health)信息的实例的图。

图13说明通道的数目、堆叠的数目、读取操作、写入操作与第一实施例的半导体存储装置中的控制器和非易失性存储器中的每一个的功率消耗之间的关系的实例。

图14为说明用以获取在某一时间段中执行的读取操作的数目和写入操作的数目的过程的流程图。

图15为基于相对于非易失性存储器的读取操作的数目和写入操作的数目计算控制器与非易失性存储器之间的功率比和整个半导体存储装置的总功率消耗的过程的实例的流程图。

图16为说明由第一实施例的半导体存储装置报告给主机装置的智慧/健康信息的实例的图。

图17为说明第二实施例的半导体存储装置放置到主机装置中的连接件中的实例的图。

图18为说明与不具有TIM的连接件相对应的第二实施例的热耗散模型的图。

图19为说明与具有TIM的连接件相对应的第二实施例的热耗散模型的图。

图20为说明由第二实施例的半导体存储装置报告给主机装置的智慧/健康信息的实例的图。

图21为说明由第二实施例的半导体存储装置执行的温度信息输出过程的程序的序列图。

图22为说明用以基于相对于非易失性存储器执行的读取操作的数目和写入操作的数目计算控制器与非易失性存储器之间的功率比和整个半导体存储装置的总功率消耗的过程的实例的流程图，所述过程在第二实施例的半导体存储装置中执行。

具体实施方式

下文中将参考附图描述各种实施例。

一般来说，根据一个实施例，能够放置到主机装置中的半导体存储装置包含第一表面和处于所述第一表面的相对侧中的第二表面。所述半导体存储装置包含非易失性存储器、用以控制所述非易失性存储器的控制器和暴露于所述第一表面中的端子。端子包含用于信号传输的信号端子。所述控制器配置成使用所述信号端子中的至少一个来将以下各项发射到所述主机装置：第一数据，其指示由温度传感器测量的所述控制器的温度；第二数据，其指示所述控制器的所述温度与所述第一表面的温度之间的温度差；以及第三数据，其指示所述控制器的所述温度与所述第二表面的温度之间的温度差。

(通用配置)

首先，将描述第一和第二实施例通用的配置。

图1为说明根据第一和第二实施例的半导体存储装置的外观和半导体存储装置的端子的布置的实例的平面图。图2为说明半导体存储装置的实例的平面图。

半导体存储装置包含非易失性存储器和配置成控制非易失性存储器的控制器。半导体存储装置配置成写入到非易失性存储器且从非易失性存储器读取数据。

半导体存储装置可作为固态驱动器(SSD)实现。在这种情况下，SSD用作各种信息处理装置的数据存储装置，所述各种信息处理装置例如个人计算机和充当主机装置的移动装置。

半导体存储装置具有卡状形状，且可充当可放置到主机装置中的连接件(卡连接件)中的可移动SSD。在以下描述中，半导体存储装置将被称作存储装置(卡形状的存储装置)10。

如各图中所说明，定义X轴、Y轴和Z轴。X轴、Y轴和Z轴彼此正交。X轴沿着存储装置10的宽度延伸。Y轴沿着存储装置10的长度(高度)延伸。Z轴沿着存储装置10的厚度延伸。

存储装置10包含壳体11、印刷电路板12、NAND快闪存储器13、控制器14和保护片15。NAND快闪存储器13非易失性存储器的实例。

举例来说，存储装置10和壳体11形成为在Y轴方向上延伸的矩形板状形状。Y轴方向为存储装置10和壳体11的纵向方向。

如图2中，壳体11具有包含第一表面21、第二表面22和外缘23的板状形状。第一表面21和第二表面22成形为在Y轴方向上延伸的大致四边形(矩形)形状。也就是说，Y轴方向为第一表面21和第二表面22的纵向方向。

第一表面21为面向Z轴的正方向的大致平坦表面。如图2中，第二表面22定位在第一表面21的相对侧中，且为面向Z轴的负方向的大致平坦表面。

外缘23定位在第一表面21与第二表面22之间，且连接到第一表面21和第二表面22的边缘。如图1中，外缘23包含第一边缘31、第二边缘32、第三边缘33、第四边缘34、第一拐角35、第二拐角36、第三拐角37和第四拐角38。

第一边缘31在X轴方向上延伸且面向Y轴的正方向。X轴方向为存储装置10、壳体11、第一表面21和第二表面22的横向方向，且包含X轴的正方向和负方向。

第二边缘32在Y轴方向上延伸且面向X轴的负方向。第三边缘33定位在第二边缘32的相对侧中，在Y轴方向上延伸且面向X轴的正方向。第四边缘34定位在第一边缘31的相对侧中，在X轴方向上延伸且面向轴线Y轴的负方向。

第二边缘32和第三边缘33中的每一个的长度大于第一边缘31和第四边缘34中的每一个的长度。第一边缘31和第四边缘34形成大致矩形的存储装置10的短边，且第二边缘32和第三边缘33形成大致矩形的存储装置10的长边。

第一拐角35为由第一边缘31和第二边缘32形成的拐角，且将第一边缘31的在X轴的负方向上的端部连接到第二边缘32的在Y轴的正方向上的端部。

第一拐角35在第一边缘31的在X轴的负方向上的端部与第二边缘32的在X轴的正方向上的端部之间线性地延伸。由第一边缘31和第二边缘32形成的拐角设置为所谓的C1.1的拐角倒角(C倒角)，以设置第一拐角35。换句话说，第一拐角35为形成在第一边缘31与第二边缘32之间的倒角部分C。

第二拐角36为第一边缘31与第三边缘33之间的拐角，且将第一边缘31的在X轴的正方向上的端部连接到第三边缘33的在Y轴的正方向上的端部。第二拐角36为在第一边缘31的在X轴的正方向上的端部与第三边缘33的在Y轴的正方向上的端部之间延伸的拱形拐角部分。由第一边缘31和第三边缘33形成的拐角设置为所谓的R0.2的圆形倒角(R倒角)，以设置第二拐角36。如可从上文理解，第一拐角35的形状不同于第二拐角36的形状。

第三拐角37将第二边缘32的在Y轴的负方向上的端部连接到第四边缘34的在X轴的负方向上的端部。第四拐角38连接第三边缘33的在Y轴的负方向上的端部和第四边缘34的在X轴的正方向上的端部。第三拐角37和第四拐角38为拱形拐角部分。

存储装置10、壳体11、第一表面21和第二表面22形成为使得Y轴方向上的长度为大致18±0.1mm，且Y轴方向上的长度为大致14±0.1mm。也就是说，Y轴方向上的第一边缘31与第四边缘34之间的距离(间隙)设置为大致18±0.1mm，且X轴方向上的第二边缘32与第三边缘33之间的距离(间隙)设置为大致14±0.1mm。应注意，存储装置10、壳体11、第一表面21和第二表面22在X轴方向和Y轴方向上的长度不限于这一实例。

如图2中，壳体11包含倾斜部分39。倾斜部分39为由第一表面21和第一边缘31形成的拐角部分，且在第一表面21的在Y轴的正方向上的端部与第一边缘31的在Z轴的正方向上的端部之间线性地延伸。

如图1中，印刷电路板12、NAND快闪存储器13和控制器14安置于壳体11内部。印刷电路板12、NAND快闪存储器13和控制器14可容纳于箱形壳体11内，或可嵌入于壳体11中。NAND快闪存储器13和控制器14安装在印刷电路板12的表面上。

应注意，印刷电路板12可形成壳体11的一部分，使得印刷电路板12的背表面暴露。在这种情况下，印刷电路板12的背表面可充当第一表面21。

控制器14控制NAND快闪存储器13和包含NAND快闪存储器13的整个存储装置10。举例来说，控制器14可控制相对于NAND快闪存储器13的读取/写入操作和与外部装置的通信。通信的控制包含与PCI高速(PCIe)(注册商标)相对应的协议控制。

保护片15粘附到第一表面21。保护片15密封例如第一表面21中暴露的测试端子。

存储装置10进一步包含多个端子P。端子P可被称作焊垫。存储装置10包含26个或39个端子P。应注意，端子P的数目仅为实例，且不限于此。也就是说，端子P的数目可小于26或可大于39。端子P设置于例如印刷电路板12的背表面上。端子P形成在印刷电路板12上，且暴露于第一表面21中。第二表面22不包含端子P，且可用作例如标记表面或热辐射表面。存储装置10包含行R11的端子(焊垫)组和行R12的端子(焊垫)组。在R11和R12中，采用十三个焊垫作为实现待安装于每一行中的PCIe_2通道的焊垫。

端子P排列为三行，从而形成行R11、R12和R21。行R11和R12中的端子组用作用以遵照PCIe标准传输四个通道的差分信号对的信号端子。行R21中的端子组主要用作电源端子和其它信号端子。应注意，如果由存储装置10支持的通道的数目为二，那么存储装置10可包含形成如图3中排列为两行的行R11和R21的26个端子P。行R11中的端子组用作用以传输两个通道的差分信号对的信号端子。

如图1中，行R11包含彼此间隔开且在X轴方向上布置的十三个端子P101到P113，其所处的位置到第一边缘31的距离比到第四边缘34的距离短。端子P101到P113在接近于第一边缘31的位置处沿着第一边缘31在X轴方向上布置。

行R12包含彼此间隔开且在X轴方向上布置的十三个端子P114到P126，其所处的位置到第一边缘31的距离比到第四边缘34的距离短。形成行R12的端子P114到P126布置在比行R11更远离第一边缘31的位置处。因此，行R12比行R11更远离第一边缘31。行R11和行R12以预定短间隔间隔开且在Y轴方向上布置。

行R21包含彼此间隔开且在X轴方向上布置的13个端子P127到P139，其所处的位置到第四边缘34的距离比到第一边缘31的距离短。形成行R21的端子P127到P139所处的位置到第四边缘34的距离比到第一边缘31的距离短。换句话说，形成行R21的端子P127到P139布置在Y轴方向上的存储装置10和壳体11的中心线(由一点链线表示)与第四边缘34之间。因此，行12与21之间的间隙增宽。形成行R21的端子P远离中心线。

如果第二边缘32与第三边缘33之间的长度为固定的，那么基于例如端子P的数目来确定X轴方向上的相邻端子P之间的距离。此外，基于X轴方向上的相邻端子P之间的最小距离，确定布置在X轴方向上的端子P的最大数目。考虑到制造存储装置10的端子P和连接件的触点(引脚)的公差，确定最小距离。X轴方向上的端子P之间的距离可均等或可以不同。行R11、R12和R21中的每一个中的端子P的数目相同。因此，所有端子P之间的距离为固定的。

在行R11、R12和R21中的每一个中，端子P布置成使得端子P的边缘在Y轴的负方向上排列。

对于行R11和R12的信号端子P，端子P的在Y轴方向上的长度设置为相等。可由此使得用于行R11和行R12的数据传输的端子P的电性质类似。

此外，一个端子P可在Y轴的正方向上较另一端子P的边缘在Y轴正方向上更突出。举例来说，当用于电源的端子P和用于GND的端子P较信号端子P更突出时，在存储装置10在Y轴的正方向上插入的横插类型连接件中，用于电源和用于GND的端子P较信号端子P更快地与连接件的引线框架接触。因此，主机装置的GND电平和存储装置10的GND电平变得相等，且可使控制器14的电性电平稳定。

大量信号可能难以从横插类型连接件中输出。因此，在横插连接件中，假定R12并不用于数据传输。因此，仅R11和R21中的GND端子和电源端子更长。

图4说明相对于端子P的信号指配的实例。如图4中，向行R11和行R12的端子P指配用于PCIe的高速串行数据传输的信号。在PCIe中，差分信号对可用于数据传输。

在行R11中，向端子P101、P104、P107、P110和P113指配接地(GND)，向端子P102、P103、P108和P109指配接收器差分信号PERp0、PERn0、PERp1和PERn1，且向端子P105、P106、P111和P112指配发射器差分信号PETp0、PETn0、PETp1和PETn1。

在行R12中，向端子P114、P117、P120、P123和P126指配接地(GND)，向端子P115、P116、P121和P122指配接收器差分信号PERp2、PERn2、PERp3和PERn3，且向端子P118、P119、P124和P125指配发射器差分信号PETp2、PETn2、PETp3和PETn3。

指配有接收器差分信号PERp0和PERn0的一对端子P102和P103定位在指配有接地的两个端子P101与P104之间，且包夹在端子P101与P104之间。指配有发射器差分信号PETp0和PETn0的一对端子P105和P106定位在指配有接地的两个端子P104与P107之间，且包夹在端子P104与P107之间。

指配有接收器差分信号PERp1和PERn1的一对端子P108和P109定位在指配有接地的两个端子P107与P110之间，且包夹在端子P107与P110之间。指配有发射器差分信号PETp1和PETn1的一对端子P111和P112定位在指配有接地的两个端子P110与P113之间，且包夹在端子P110与P113之间。

指配有接收器差分信号PERp2和PERn2的一对端子P115和P116定位在指配有接地的两个端子P114与P117之间，且包夹在端子P114与P117之间。指配有发射器差分信号PETp2和PETn2的一对端子P118和P119定位在指配有接地的两个端子P117与P120之间，且包夹在端子P117与P120之间。

指配有接收器差分信号PERp3和PERn3的一对端子P121和P122定位在指配有接地的两个端子P120与P123之间，且包夹在端子P120与P123之间。指配有发射器差分信号PETp3和PETn3的一对端子P124和P125定位在指配有接地的两个端子P123与P126之间，且包夹在端子P123与P126之间。

在PCIe中，一个通道可包括一组发射器差分信号PETp0和PETn0以及接收器差分信号PERp0和PERn0。另外，在PCIe中，一个通道可进一步包括一组发射器差分信号PETp1和PETn1以及接收器差分信号PERp1和PERn1。类似地，一个通道可进一步包括一组发射器差分信号PETp2和PETn2以及接收器差分信号PERp2和PERn2，且一个通道可进一步包括一组发射器差分信号PETp3和PETn3以及接收器差分信号PERp3和PERn3。

向形成行R11的端子P指配两个通道，且向形成行R12的端子P进一步指配两个通道。

除PCIe的差分信号以外，向行R21的端子P指配控制信号。在行R21中，向端子P128和P129指配参考差分时钟信号REFCLKp和REFCLKn，向端子P127和P130指配GND以使得时钟端子P128和P129包夹在GND端子P127与P130之间，且向端子P131和P132指配第二电源电压(电源轨)PWR2，向端子P133指配复位信号PERST#，向端子P134指配第一电源电压(电源轨)PWR1，向端子P135指配时钟控制信号CLKREQ#，向端子P136和P139指配控制信号CNTA和CNTB，且向端子P137和P138指配第三电源电压(电源轨)PWR3。

在多个端子P充当电源端子的情况下，电流可为分散的，可能使得流经每一个电源端子的电流更小，且可能使得由主机装置的电源电路与电源端子之间存在的电阻组件引起的下降电压更小。

PCIe参考差分时钟信号(参考时钟)REFCLKp/n形成差分时钟信号。通过将MHz频率带宽的时钟信号从主机装置传输到端子P128和P129，存储装置10并不需要附接到其的极精确时钟振荡器，且因此，可简化主机装置与存储装置10之间的同步。此外，可以通过降低用于传输到端子P128和P129的时钟信号的频率以使其波形与正弦波类似来抑制电磁干扰(EMI)的发生。可采用通过经由时钟波动扩频来抑制EMI的方法，所述方法称为扩频时钟(SSC)。存储装置10通过使所接收时钟利用PLL电路倍增来产生高频率的差分信号，通过所述高频率的差分信号将端子P102、P103、P105、P106、P108、P109、P111、P112、P115、P116、P118、P119、P121、P122、P124和P125用于传输。

复位信号PERST#由主机装置用以开始和重置根据PCIe标准通信的存储装置10。时钟控制信号CLKREQ#为用以请求主机装置供应参考差分时钟的控制信号。在电源电压供应到存储装置10之后暂时地将这一信号设置为高(High)电平(即，针对开路漏极利用上拉而变高)，且在存储装置10中的电源电压变得稳定并能够接收时钟的阶段将这一信号驱动到低(Low)电平。在检测CLKREQ#为低电平后，主机装置开始供应参考时钟。此外，主机装置可使用这一信号作为用以控制存储装置10转换成存储装置10的功率节省模式以及从功率节省模式恢复的信号。当存储装置10处于空闲状态(其中并不执行由控制器14对NAND快闪进行的存储器存取)中时，存储装置10可通过进入功率节省模式来减少PHY的功率消耗。主机装置可在功率节省模式中阻止参考时钟信号REFCLKp/n，且存储装置10还具有关闭PHY的共同电源的模式且可明显地减少存储装置10的功率消耗。

复位信号PERST#和时钟请求信号CLKREQ#为单端信号且定义为PCIe的边带信号。

主机装置可将电源电压PWR1作为第一电力源供应到端子P134。电源电压PWR1可设置为3.3V。主机装置可将电源电压PWR2作为第二电力源供应到端子P131和P132。电源电压PWR2可设置为1.8V。主机装置可将电源电压PWR3作为第三电力源供应到端子P137和P138。电源电压PWR3可设置为1.2V。

图5为示意性地说明存储装置10的结构的实例的框图。

控制器14包含接口电路(I/F)51、物理层和存储器控制器52、两个调节器53和54、电源校验电路55、CPU 56和温度传感器111。

接口电路(I/F)51可发射和接收单端信号，例如PERST#、CLKREQ#、CNTA和CNTB。物理层和存储器控制器52包含接收器和发射器。接收器包含用以接收接收器差分信号PERp0、PERn0、PERp1、PERn1、PERp2、PERn2、PERp3和PERn3的电路。发射器包含用以发射数据的电路及类似物，所述数据如发射器差分信号PETp0、PETn0、PETp1、PETn1、PETp2、PETn2、PETp3和PETn3。

物理层和存储器控制器52可执行串行/并行转换、并行/串行转换和数据的符号编码。符号编码为用以通过在0或1的数据连续时利用0或1并不连续的符号替换数据来抑制连续相同值的数目低于某一数目的过程，所述符号包含于8b/10b或128b/130b的码中。通过这种符号编码，可抑制数据传输时的电压电平的偏置。此外，当重复地传输相同符号图案时，特定频率的谐波增大；然而，通过将符号切换到不同图案来避免重复图案，可防止特定频率的谐波增大。也就是说，可抑制EMI的发生。

在PCIe的事务层中，可发射和接收分组化数据，且可发射和接收消息。在PCIe的数据链路层中，可将序列号添加到从事务层接收到的数据包中，且可将CRC码添加到从事务层接收到的数据包中。序列号可用于确认数据包的发送。

PCIe可以由多个通道形成，且连接在主机装置与存储装置10之间的每一通道独立地初始化。仅使用在初始化完成之后的且能够执行通信的通道。在存储装置10中，最多使用四个通道；然而，仅可使用1通道或2通道。

1通道：PERp0、PERn0、PETp0、PETn0

(或PERp1、PERn1、PETp1、PETn1)

2通道：PERp0、PERn0、PETp0、PETn0

PERp1、PERn1、PETp1、PETn1

4通道：PERp0、PERn0、PETp0、PETn0

PERp1、PERn1、PETp1、PETn1

PERp2、PERn2、PETp2、PETn2

PERp3、PERn3、PETp3、PETn3

电源电压PWR1(3.3V)供应到NAND快闪存储器13和控制器14。在存储装置10中，电源电压PWR1主要用于NAND快闪存储器13的操作，例如从NAND快闪存储器13读取/写入到NAND快闪存储器13。通过提升电源电压PWR1，产生NAND快闪存储器13的编程电压。此外，电源电压PWR1可用于其它用途。

如果主机装置和存储装置10与3.3V信号电压连接，那么电源电压PWR1用作用于信号的I/O的电源电压。即使主机装置和存储装置10与1.8V信号电压连接，电源电压PWR1也可用作用于I/O的电源电压。由此，将存储装置10耐高压化，且保护输入电路。存储装置10可例如在电源电压PWR1设置为2.5V的情况下耐压2.5V，且在电源电压PWR1设置为3.3V的情况下耐压3.3V。

电源电压PWR2(1.8V)供应到NAND快闪存储器13和控制器14。在存储装置10中，电源电压PWR2用作逻辑电路的电源。此外，电源电压PWR2可用作NAND快闪存储器13与控制器14之间的界面电压。

如果主机装置和存储装置10与1.8V信号电压连接，那么电源电压PWR2可用作用于I/O的电源电压。在这种情况下，存储装置10为耐1.8V信号传递的。电源电压PWR1可用作用于I/O的电源电压，且I/O对于输入仍具有1.8V的信号传递阈值。在这种情况下，存储装置10为耐3.3V信号传递的。

电源电压PWR2(1.8V)和PWR3(1.2V)供应到控制器14。在存储装置10中，电源电压PWR2用作用于物理层(PHY)的模拟电路的电源电压。电源电压PWR3用于逻辑电路。

一般来说，用于模拟电路和数字逻辑电路的电源是分离的。内部电压调节器针对模拟电路由PWR2产生具有更小噪声的电源。内部电压调节器针对逻辑电路由PWR3产生小于PWR3电压的电源。

如可从上文理解，在存储装置10中，例如分别地供应三个电源电压PWR1、PWR2和PWR3。也就是说，针对不同用途使用三个电源电压PWR1、PWR2和PWR3。在这种情况下，简化装置10的电源电路，同时在主机侧中需要三个电源电路。应注意，电源电压PWR1、PWR2和PWR3可能并不受限于以上实例，且可以不同方式使用。

举例来说，可采用仅供应电源电压PWR1的一个电源方法，或可采用供应PWR1和PWR2的两个电源方法。在这种情况下，降频转换器类型DC-DC转换器或电压调节器(LDO)用作存储装置10中的电源电路。利用电压调节器，可产生小于输入电压的电源电压。在这种情况下，利用电压调节器中流动的电流和输入电压与输出电压之间的差来确定由电压调节器损失的功率。虽然存储装置10中需要电源电路，但可使用更小噪声的电源电压，且可简化主机装置中的电源电路。

举例来说，在图5中，电源电压PWR1或PWR2可供应到调节器53或54。因此，可由PWR1产生小于PWR1的电压，且可由PWR2产生小于PWR2的电压。

在电源校验电路55中输入电源电压PWR1、PWR2和PWR3。当存储装置10可由电源电压PWR1、PWR2和PWR3操作时，电源校验电路55将CLKREQ#设置为低电平。另一方面，当存储装置10并不可由电源电压PWR1和PWR2(不具有调节器的结构)操作时，电源校验电路55使CLKREQ#维持高电平。

CPU 56为配置成控制控制器14中的每一组件的处理器，且可通过执行存储在并未展示的ROM或NAND快闪存储器13中的程序(固件)来执行各种处理。举例来说，如果从主机装置接收到命令(获得智慧/健康信息)，那么CPU 56执行例如用以从温度传感器111获取温度的过程、用以计算功率比的过程、用以计算总功率消耗Pt的过程、用以根据总功率消耗Pt计算Tc'和Tb'的过程以及用以将包含Tc'和Tb'的智慧/健康信息发射到主机装置并向主机装置报告存储装置10的各种状态的过程。

存储装置10放置到包含于主机装置中的连接件中。连接件为将卡状形状的存储装置10连接到主机装置的系统板的卡连接件，且举例来说，连接件可以是推推式连接件、推挽式连接件、铰链式或托盘式连接件。

当存储装置10插入到主机装置的连接件中时，如图2中，连接件的引线框架101、102和103接触形成行R11、R12和R21的端子P。

当引线框架101、102和103接触端子P时，设置有主机装置的系统板的控制器(下文中将被称作主机控制器)和存储装置10的控制器14电连接。用于主机装置与存储装置10之间的互连的接口可以是例如NVM高速(NVMe)(注册商标)。在这种情况下，存储装置10能够根据NVMe规范连接到主机装置。

图6说明存储装置10的结构的实例。

在存储装置10中，NAND快闪存储器13和控制器14安置在印刷电路板12上。NAND快闪存储器13可包含堆叠的多个NAND快闪存储器芯片。一般来说，多个NAND快闪存储器芯片在交错操作中起作用。控制器14为LSI。

存储装置10为卡形状的封装件。也就是说，存储装置10被实现为具有卡状形状的封装件(存储器封装件)，且NAND快闪存储器13和控制器14由模制的模制树脂40覆盖以形成存储装置10的主体(即，壳体11)且由此被密封。

控制器14包含温度传感器111。温度传感器111可由例如控制器14中包含的热敏电阻器和A/D转换器形成。热敏电阻器的电阻根据温度而变化。电阻与温度之间的关系可由简单的近似公式表示。通过将电压供应到热敏电阻器和与热敏电阻器串联连接的电阻，由温度的变化引起的热敏电阻器的电阻的变化导致热敏电阻器和电阻的连接点处的电压改变。利用A/D转换器，电压的值转换成能够由软件处理的数字数据。另外，可基于温度变化与电压变化之间的相关度而根据电压的值获得温度。温度传感器11测量控制器14的温度。

多个NAND快闪存储器芯片在交错操作中起作用，而控制器14继续持续地操作。因此，控制器14的温度往往会高于NAND快闪存储器13的温度。

温度传感器111安置在控制器111内，且因此，温度传感器111可测量控制器14中的温度。如果温度传感器111放置在控制器14的最高温度(其成为装置10中的最高温度)区域周围，那么可由温度传感器111测量结温。

存储装置10可在选自多个功率状态(其中功率消耗和性能彼此不同)的任何一个功率状态中操作。举例来说，存储装置10可在功率状态0、功率状态1或功率状态2中起作用。功率状态0比功率状态1消耗更多功率。功率状态1比功率状态2消耗更多功率。当功率消耗较大时，存储装置10的性能变得较大。存储装置10可根据空闲时间转换到较低功率状态，且由此可减小存储装置10的功率消耗。

由于存储装置10为其中用于热耗散的表面面积小的卡状形状的装置，且另外，存储装置10为消耗大功率的高速装置，因此控制器14中的温度变得相对高。当主机装置中使用产生更大热量的存储装置10时，使热量耗散到大气中不足以冷却存储装置10。因此，主机装置需要配置成通过使用热传导来降低存储装置10的内部温度的热耗散机构。

存储装置10具有通过降低存储器存取频率来防止内部温度超出限制温度的所谓热调节功能，以便防止装置10(尤其快闪存储器13)损坏以及因由装置10产生的高热量引起的装置10(尤其快闪存储器13)的使用寿命缩短。

一般来说，控制器14的内部温度不同于NAND快闪存储器13的内部温度，控制存储装置10的内部温度以使得存储装置10的内部温度不超过控制器14的结温(max.1)和NAND快闪存储器13的结温(max.2)。结温(max.1)为控制器14的最大操作温度，且结温(max.2)为NAND快闪存储器13的最大操作温度。如果NAND快闪存储器13的内部温度超过NAND快闪存储器13的结温(max.2)，那么保持NAND快闪存储器13的性能的数据将受损。一般来说，NAND快闪存储器13的结温(max.2)低于控制器14的结温(max.1)。

存储装置10的总功率消耗Pt为整个存储装置10的功率消耗，且为控制器14的功率消耗Pc和NAND快闪存储器13的功率消耗Pn的总和。Pc和Pn涉及一定时段内的存储器读取/写入操作的数目(稍后阐述)。

Pt＝Pc+Pn

控制器14的功率消耗Pc与NAND快闪存储器13的功率消耗Pn之间的比根据存储装置10的操作状态而变化。功率消耗Pc与总功率消耗Pt的比称为功率比。如下表示功率比r。

r＝pc/(Pc+Pn)＝pc/pt

一般来说，控制器14难以实时地(例如在NAND快闪存储器13的数据传输期间)获取NAND快闪存储器13的内部温度。控制器14可使用功率比r根据控制器14的功率消耗Pc估计NAND快闪存储器13的内部温度。

Pn＝(1-r)/r×pc

因此，控制器14使用功率比r和控制器14的内部温度Tj来计算NAND快闪存储器13的内部温度，且执行用以减小对NAND快闪存储器13的读取/写入的数目以使得NAND快闪存储器13的内部温度不超过结温(max.2)的节流控制。

此外，存储装置10具有可使用NVM高速版本1.3的所谓“主机控制的热管理”的功能。

如图7中所展示，使用两个温度阈值(热管理温度TMT1、热管理温度TMT2)。TMT1为在开始“轻度节流”(其中存储装置10的性能的下降较小)时的温度阈值。TMT2为在开始“重度节流”(其中存储装置10的性能的下降较大)时的温度阈值。由于存储装置10的性能通过使用两个温度阈值而在两个步骤中逐渐下降，因此可防止性能突然急剧下降，并且轻易地建立热平衡状态且操作变得稳定。一般来说，由于温度的改变的开始延迟，因此存储装置10的温度在温度控制开始之后开始改变，且因此，难以在主动控制中执行使存储装置10的温度稳定的操作。基于存储装置10的内部温度指定TMT1和TMT2。因此，TMT1和TMT2的设置值根据存储装置10的实施方案而不同。此外，将TMT1和TMT2设置为低于用于中等性能下降的结温(max)的温度。如果存储装置10的内部温度超过热管理温度TMT1或TMT2，那么存储装置10可采取例如转换成功率消耗更少的任何功率状态的措施。

然而，影响主机装置的壳体的表面温度的要素为存储装置10的壳体11的表面温度，具体来说，壳体11的上表面(第二表面22)的表面温度(壳体表面温度或壳体温度)和壳体11的下表面(第一表面21)的表面温度(壳体表面温度或壳体温度)。

通常，由温度传感器111测量的控制器14的内部温度高于第二表面22上的表面温度。这是因为经由第二表面22上的热传导材料去除存储装置10的控制器14的热量。由于内部的热量传输到外部，因此出现指示内部具有高温度且外部具有低温度的温度梯度。温度梯度的幅值取决于壳体或类似物中使用的材料的热传导性。

如可从上文理解，控制器14的内部温度不足以作为用以最佳化主机装置的热耗散机构的信息。

在针对由主机装置进行的热控制采用向主机装置报告由温度传感器111测量的控制器14的内部温度的结构的情况下，由主机装置进行的热控制与由存储装置10进行的热管理(热节流)之间可能发生冲突。在这种情况下，存储装置10的性能的劣化可能比预期的严重。

可采用用以将温度传感器安置在第二表面22附近的结构。然而，这一结构需要作为待安置于存储装置10中的与NAND快闪存储器13和控制器14不同的组件的温度传感器。因此，这一结构并不适用于作为卡状形状的存储器封装件的存储装置10。

结温根据由控制器14和快闪存储器13采用的技术和设计而不同，且因此如果使用内部温度来控制温度，那么需要自定义温度控制。为了使温度控制一般化，由表面温度和最大功率消耗指定存储装置10的温度。举例来说，可设置存储装置10可以最大性能操作时的表面温度的上限，或可设置内部温度到达结温时的表面温度。在之前的壳体中，这一上限并不为绝对上限，且当温度可能超过限制时，进行热节流以使性能下降。在后一种情况下，存储装置10自身的热节流不会进一步提高表面温度。

在设计主机装置的热耗散机构时，优选的是冷却存储装置10以使得其在针对待在最大性能下使用的存储装置10在最大功率消耗下操作时具有指定或降低的表面温度。如果难以进行设计，那么可能同样难以调整到可准许由TMT1的节流引起性能劣化的程度。此处，有必要设计一种可通过经由装置10的表面的热传导耗散由存储装置10的最大功率消耗产生的热量的热耗散机构。

为了使主机装置知晓存储装置10的表面温度，可将温度传感器装设在连接件(卡连接件)中。因此，可测量存储装置10的表面温度。然而，在连接件中安装温度传感器并不容易，且可增大生产成本。存储装置10可设置有获得内部温度与表面温度之间的相关度的功能和报告表面温度的功能。

因此，在第一实施例中，当从主机装置接收到用以获取温度的请求时，控制器14基于与从控制器14到壳体11的外部的热耗散有关的热阻模型来根据控制器14的温度(即，由温度传感器111测量的温度)计算第二表面22的表面温度。随后，控制器14将第二表面22的表面温度发射到主机装置。

在这种情况下，可获取第二表面22上的处于控制器14上方的位置的表面温度(图6的Tc)作为第二表面22的表面温度。如上文所描述，控制器14的温度往往会高于NAND快闪存储器13的温度。因此，第二表面22上的处于控制器14上方(例如控制器14正上方)的位置的表面温度往往会高于第二表面22上的处于NAND快闪存储器13上方(例如NAND快闪存储器13正上方)的位置的表面温度。

因此，在第一实施例中，控制器14基于控制器14的温度来计算第二表面22上的处于控制器14上方的位置的表面温度(图6的Tc)且向主机装置报告Tc。因此，可向主机装置报告第二表面22上的最高温度。类似地，也可根据NAND快闪存储器13的温度传感器的测量值报告第二表面22上的位于NAND快闪存储器13上方(例如正上方)的位置处的表面温度。

图8说明存储装置10放置到主机装置的连接件中的状态的实例。

如上文所描述，虽然连接件的类型不受限制，但这一实施例中使用铰链式连接件200。连接件200用于将存储装置10连接到主机装置的系统板。连接件200可包含底座部分201、布线板202和连接件盖203。

连接件盖203可附接到底座部分201以围绕轴A旋转，轴A充当暴露布线板202的上表面的开启位置与由连接件盖203覆盖布线板202的闭合位置之间的铰链部分。在将连接件盖203拉动到开启位置的状态中，存储装置10插入到连接件盖203中。随后，如图5中，当连接件盖203设置为闭合位置时，存储装置10固持在布线板202与连接件盖203之间。布置在存储装置10的第一表面21中的端子P连接到布线板202上的引线框架101、102和103。

热界面材料(TIM)301可安置到连接件盖203的内表面。在这种情况下，存储装置10的第二表面22紧紧地粘附到TIM 301。

应注意，如图9中，可使用不具有TIM 301的连接件200'。

应注意，这一实例中使用铰链式连接件200或200'；然而，可替代地使用推推式连接件或推挽式连接件。

(第一实施例)

接着，对于第一实施例，将描述计算存储装置10的温度的方法。

图10说明用于计算存储装置10的第二表面22的表面温度的热阻模型。

可基于两个热阻模型来计算存储装置10的上表面(第二表面22)的表面温度(壳体温度)Tc1，所述两个热阻模型包含与从控制器14(图10的热源300)到第一表面21侧的热耗散有关的热阻θjb'和与从控制器14到第二表面22侧的热耗散有关的热阻θjc'。

基本上，应分别地考虑在外延伸的控制器14的功率消耗Pc的路径和NAND快闪存储器13的功率消耗Pn的路径，但在这种情况下，存在热计算复杂化的问题。为了简化计算，如图10中所展示，形成分别在上部和下部侧处统一为热阻θjb'和热阻θjc'的这类模型。因此，流动到这一热阻中的电功率为存储装置的总功率消耗Pt。

当基于控制器14的内部温度Tj获得存储装置的表面温度Tc时，实验上地已知，即使对于相同总功率消耗Pt，Tj与Tc之间的温度中的差异也随着功率比变得更高而成比例地变得更大。因此，两个热阻模型可用以通过利用变量为功率比r的线性函数使热阻θjb'和θjc'近似来表达温度差的变化。也就是说，热阻θjb'和热阻θjc'并不为固定值，而是可由功率比r改变的热阻模型。

因此，利用功率比r的线性函数(可被称作第一线性函数)来使热阻θjb'近似。因此，可如下表示热阻θjb'。

θjb'＝(a×r+b)[℃/W]

此处，“a”和“b”为基于存储装置10的结构和材料(具体来说，第一表面21侧附近的结构、材料以及类似物)导出的常数。

也可利用功率比r的线性函数(第二线性函数)来使热阻θjc'近似。因此，可如下表示热阻θjc'。

θjc'＝(c×r+d)[℃/W]

此处，“c”和“d”为基于存储装置10的结构和材料(具体来说，第二表面22侧附近的结构、材料以及类似物)导出的常数。

如图8和9中，将考虑热量从上表面和下表面两者耗散的情况。

来自控制器14(热源300)的热量不仅经由第一表面21耗散到连接件200的布线板202，且还经由第二表面22耗散到连接件盖203。图8与9之间的区别在于TIM 301，且由于TIM改进了热传导性，因此图8中的从存储装置10的上部侧到大气的热耗散的比高于图9中的比。也就是说，由卡(存储装置10)产生的总功率消耗Pt从上部侧耗散的情况中的上部侧热耗散的比与Pt从下部侧耗散的情况中的下部侧热耗散的比不同。所述比为由主机装置的热耗散机构确定的参数，且上部侧热耗散相对于功率的比将被称作耗散分配比h(也称为分配比)。如下表示分配到上部侧的功率P1和分配到下部侧的功率P2。由连接件的形状、连接件的热辐射特性或主机装置的热辐射特性来确定耗散分配比h。

P1＝h×Pt

P2＝(1-h)×Pt

在图10中，如下表示上表面温度Tc1和下表面温度Tc2。

Tc1＝Tj-h×Tc'

Tc2＝Tj-(1-h)×Tb'

此处，Tj为由温度传感器111测量的控制器14的内部温度，(1-h)×Tb'为热阻θjb'的两个端部之间的由功率分量P2流动到热阻θjb'而产生的温度差，且h×Tc'为热阻θjc'的两个端部之间的由功率分量P1流动到热阻θjc'而产生的温度差。

如下表示Tb'和Tc'。

Tb'＝θjb'×Pt

Tc'＝θjc'×Pt

此处，Pt为整个存储装置10的总功率消耗。也就是说，Tb指示在总功率消耗全部都流到下部侧的情况下的温度差，且Tc'指示在总功率消耗全部都流到上部侧的情况下的温度差。其指示两个极端情况中的温度差。

在实际情况中，上部侧与下部侧之间的平衡基于主机装置的热耗散机构而不同，且以某一分配比向上部侧分配功率。耗散分配比h与Pt、P1和P2具有以下关系。

h＝P1/(P1+P2)＝P1/Pt

主机装置可通过从存储装置10获取Tj、Tb'和Tc'来计算上部侧表面温度Tc1和下部侧表面温度Tc2。

如可从上文理解，主机装置通过从Tj减去第一分配比(＝1-h)与Tb'的乘积来计算第一表面21的温度。第一分配比(＝1-h)为用以向下表面(第一表面)21分配存储装置10的功率消耗的比。另外，主机装置通过从Tj减去第二分配比(＝h)与Tc'的乘积来计算第二表面22的温度。第二分配比(＝h)为用以向上表面(第二表面)22分配存储装置10的功率消耗的比。

如果存储装置10具有数个功率状态，且如果预先测量每一功率状态的总功率消耗的值，那么与存储装置10的目前功率状态相对应的总功率消耗可用作整个存储装置10的总功率消耗Pt。总功率消耗Pt可被称作存储装置10的功率消耗。此外，可预先测量每功率状态的控制器14的功率消耗和NAND快闪存储器13的功率消耗。在这种情况下，基本上，由控制器14的功率消耗和NAND快闪存储器13的功率消耗定义功率比，其对应于存储装置10的目前功率状态。应注意，可使用对于每一功率状态通用的功率比r，或可针对功率状态中的每一个预先计算出功率比r。

如可从上文理解，在第一实施例中，基于控制器14的温度Tj、热阻θ和整个存储装置10的总功率消耗Pt来计算温度差Tc'和Tb'。热阻θ由功率比r的线性函数表示，所述功率比r指示控制器14的功率消耗Pc与控制器14的功率消耗Pc和NAND快闪存储器13的功率消耗Pn的总和的比(其中热阻θ可仅是热阻θjb'，或是热阻θjb'和热阻θjc'两者)。主机装置可基于温度Tj、温度差Tc'和Tb'以及耗散分配比h来计算Tc1(上部侧表面温度)和Tc2(下部表面温度。

存储装置10可读取温度Tj以及温度差Tc'和Tb'，使得主机装置可使用温度Tj以及温度差Tc'和Tb'。

如上文所描述，温度差Tb'由(1)整个存储装置10的总功率消耗Pt与(2)与从控制器14耗散到第一表面21侧的功率有关的热阻θjb'的乘积表示，其中热阻θjb'(＝a×r+b)由功率比r的第一线性函数表示。类似地，温度差Tc'由(3)整个存储装置10的总功率消耗Pt与(4)与从控制器14耗散到第二表面22侧的功率有关的热阻θjc'的乘积表示，其中热阻θjc'(＝c×r+d)由功率比r的第二线性函数表示。

主机装置的热耗散机构的设计者知晓例如TIM 301的热耗散构件是否粘附到连接件(其附接到主机装置)的连接件盖203。因此，可使用适用于主机装置的热耗散机构的结构的耗散分配比h来计算表面温度Tc1和Tc2。

因此，通过向主机装置报告Tj、Tc'和Tb'，在主机装置中采用具有TIM的连接件或不具有TIM的连接件的任一情况中，可利用主机装置提供对主机装置的热耗散机构的设计和评估有效的表面温度的信息。通过计算基于主机的热耗散机构确定的耗散分配比h，主机可获取相对于任何耗散分配比h的上表面温度和下表面温度。

图11说明温度信息输出过程的程序。

存储装置10具有报告自我监测、分析及报告技术(S.M.A.R.T.)信息的功能。在NVM高速(NVMe)(注册商标)规范中，定义智慧/健康信息。在第一实施例中，Tc'和Tb'作为智慧/健康信息中包含的各种状态的一部分报告给主机装置。

(1)主机装置将用以获取智慧/健康信息(获得智慧/健康信息)的命令(请求)发射到存储装置10。

(2)控制器14首先执行用以获取由温度传感器111测量的温度(获得温度)的指令。

(3)控制器14获取作为控制器的温度Tj(结温)的由温度传感器111测量的温度。

(4)控制器14基于两个热阻的上文所描述的热阻模型来计算Tc'和Tb'。

(5)智慧/健康信息包含预留区域。控制器14设置智慧/健康信息(图12的智慧/健康信息)的预留区域中的Tc'和Tb'，或设置智慧/健康信息(图16的智慧/健康信息)的温度传感器字段1和温度传感器字段2中的Tc'和Tb'，且将智慧/健康信息发射到主机装置。

应注意，控制器14可通过轮询来持续地监测控制器14的温度Tj(结温)，且可在接收命令(获得智慧/健康信息)时根据目前总功率Pt计算Tc'和Tb'。

可从以下字段中读取由主机控制热管理设置的两个热阈值：

227:224热管理温度总时间1(TMT1)

231:228热管理温度总时间2(TMT2)

此外，以下字段中将显示在装置10的操作状态中存储装置10的内部温度Tj超过上述温度的次数：

219:216热管理温度1转换计数

223:220热管理温度2转换计数

主机可基于上述计数而获得控制器14的内部温度Tj超过阈值温度TMT2的次数，且可基于计数的变化来确定是否应进一步冷却存储装置10。

图12说明由存储装置10报告给主机装置的智慧/健康信息的实例。

智慧/健康信息具有512字节的大小。在与智慧/健康信息的[2:1]字节位置相对应的字段中，以凯氏度数将由温度传感器111测量的控制器14的内部温度记录为复合温度的值。可指示任何其它内部温度。

智慧/健康信息的最末280字节[511:232]为预留区域。因此，Tc'和Tb'设置在预留区域中。

举例来说，Tc'可设置在[373：372]中，且Tb'可设置在[375:374]中。在这种情况下，以凯氏度数将Tc'记录在[373:372]字段中，且以凯氏度数将Tb'记录在[375:374]字段中。

一般来说，复合温度用于主机控制的热管理。如上文所描述，当内部温度Tj高于或等于设置为TMT1的温度时，存储装置10自身实施热节流以降低内部温度。因此，此处期望由主机装置进行的温度控制不应与热节流重叠。也就是说，由主机装置进行的温度控制应在满足如下关系的情况下进行：内部温度Tj<TMT1。

应注意，Tj对于每一装置为特定的，且TMT1值对于每一装置也为特定的。

在第一实施例中，由于向主机装置报告Tj、Tc'和Tb'，因此主机装置可使用Tj、Tc'和Tb'来计算存储装置10的表面温度、热耗散机构的设计中使用的表面温度、热耗散机构的性能评估以及类似物。

如可从上文理解，在第一实施例中，Tj、Tc'和Tb'设置在智慧/健康信息中，且包含Tj、Tc'和Tb'的智慧/健康信息发射到主机装置。因此，在包含主机装置和能够放置到主机装置中的存储装置10的存储器系统中，主机装置可根据Tj、Tc'和Tb'计算存储装置10的上表面(第二表面22)的表面温度，且可针对热耗散机构的设计和评估使用表面温度。

此外，主机装置计算由主机的热耗散机构确定的耗散分配比h，且由此，可获得对应于任何耗散分配比h的上表面温度Tc1和下表面温度Tc2。

因此，举例来说，主机装置也可在执行相对于存储装置10的读取/写入存取的同时观察内部温度Tj的转换和上表面温度差Tc'和下表面温度差Tb'的转换，且可通过计算上表面温度Tc1和下表面温度Tc2来轻易地评估主机装置的热耗散机构的性能。

图13说明通道的数目、堆叠的数目、读取操作中的控制器14的功率消耗与NAND快闪存储器13的功率消耗之间的关系以及写入操作中的控制器14的功率消耗与NAND快闪存储器13的功率消耗之间的关系。

基于这些参数(即，通道的数目、堆叠的数目、读取操作中的控制器14的功率消耗与NAND快闪存储器13的功率消耗之间的关系以及写入操作中的控制器14的功率消耗与NAND快闪存储器13的功率消耗之间的关系)来确定总功率Pt和控制器14与快闪存储器13之间的功率比r，且如果对这些参数予以考虑，那么可执行更精确的表面温度计算。由于参数主动地变化，因此总功率消耗Pt和功率比r基于存储装置10的操作状态而实时地变化。应注意，主机装置可通过形成其中存储装置10的加热和主机装置的热耗散保持平衡的某种稳定操作状态来维持表面温度不变。操作状态变为恒定的时间与表面温度变为恒定的时间之间存在时间间隙，且因此，必须考虑到时间间隙。

基本上，可基于数据传输中使用的PCIe的通道的数目、非易失性存储器的堆叠的数目和存储装置10的功率状态来计算功率比。

基于存储装置10中包含的PCIe总线的通道的数目增大，主机装置与存储装置10之间的数据传输速率增大。因此，基于存储装置10中包含的通道的数目增大，控制器14的功率消耗Pc[mW]和NAND快闪存储器13的功率消耗Pn[mW]均趋于增大。因此，存储装置10的总功率消耗Pt[mW]增大。

NAND快闪存储器13的堆叠的数目指示NAND快闪存储器13中依次堆叠的NAND快闪存储器芯片的数目。随着NAND快闪存储器13中包含的NAND快闪存储器芯片的数目增大，NAND快闪存储器13的功率消耗Pn往往会增大。

相对于NAND快闪存储器13，读取操作和写入操作中的控制器14的功率消耗Pc不同。类似地，相对于NAND快闪存储器13，读取操作和写入操作中的NAND快闪存储器13的功率消耗Pn不同。读取操作中的控制器14的功率消耗Pc往往会大于写入操作中的控制器14的功率消耗Pc。这是因为，出于一个原因，由控制器14进行的读取操作中需要用以校正从NAND快闪存储器13读取的数据中的错误的解码过程。

另一方面，写入操作中的NAND快闪存储器13的功率消耗Pn往往会大于读取操作中的NAND快闪存储器13的功率消耗Pn。

因此，读取操作中的功率比不同于写入操作中的功率比。

如上文所阐述，由于读取操作中的功率比不同于写入操作中的功率比，因此基于以下各项来计算Tc'和Tb'的计算中使用的功率比r：(i)在某一时间段内(例如在最近一秒期间)执行的读取操作的数目和写入操作的数目；(ii)读取操作中的功率比；以及(iii)写入操作中的功率比。

将阐述执行读取操作和写入操作两者的情况下的计算的实例。在执行存储器存取的状态中，功率比r将如下表示：读取操作中的功率比给出为rr，写入操作中的功率比给出为rw，某些时间段中执行的读取操作的数目给出为cr，且某些时间段中执行的写入操作的数目给出为cw。

r＝rr×cr/(cr+cw)+rw×cw/(cr+cw)

在并不存取NAND快闪存储器13的状态中，可考虑功率比r≈1且功率消耗Pn≈0，且同时控制器14的功率消耗Pc取小值，其可实验上地预先获得。

此外，基于以下各项来计算整个存储装置10的总功率消耗Pt：读取操作中的控制器14的功率消耗、读取操作中的NAND快闪存储器13的功率消耗、写入操作中的控制器14的功率消耗、写入操作中的NAND快闪存储器13的功率消耗、在某一时间内执行的读取操作的数目和在某些时间段内执行的写入操作的数目。

将如下表示总功率消耗Pt，其中：

rcp：当在某些时间段内执行读取操作n次时的控制器14的功率消耗，

rnp：当在某些时间段内执行读取操作n次时的NAND快闪存储器13的功率消耗，wcp：当在某些时间段内执行写入操作n次时的控制器14的功率消耗，以及

wnp：当在某些时间段内执行写入操作n次时的NAND快闪存储器13的功率消耗。

Pt＝(rcp+rnp)×cr/n+(wcp+wnp)×cw/n

可将数目n视作可在某一时间段内执行的读取/写入操作的上限数目，且虽然读取操作的上限数目可不同于写入操作的上限数目，但在这一实例中，为了简化起见，采用相同上限数目n。因此，建立cr≤n、cw≤n、cr+cw≤n的关系。

可使用cr和cw来控制存储装置10的功率状态的转换。也就是说，如果cr和cw接近于最大数目(即，上限数目)，那么存储装置10在最大性能功率状态中操作，且如果cr和cw最小，那么存储装置10在具有最低功率的功率状态中操作。应注意，存在并不执行读取/写入操作的休眠模式功率状态。应注意，每功率状态预先测量的值可用作rcp、rnp、wcp和wnp的值。

图14的流程图展示计算cr(其指示预定时段内执行的读取操作数目)和cw(其指示预定时段内执行的写入操作的数目)的过程的程序。

此处，假定控制器14中设置有读取计数器和写入计数器。读取计数器和写入计数器分别对读取操作的数目(读取操作的次数)和写入操作的数目(写入操作的次数)进行计数。控制器14的CPU 56在每一预定时段(例如每次每秒产生计时器中断)执行图14的流程图中指示的中断过程。在中断过程中，CPU 56最初分别从读取计数器和写入计数器获取目前读取计数器值和目前写入计数器值(步骤S111)。CPU 56通过导出前一读取计数器值与目前读取计数器值之间的差来计算cr，且将所计算的cr存储在控制器14的存储器区域中(步骤S112)。此处，考虑到计数器溢出以归零的情况而执行过程。在步骤S112中，CPU 56通过导出前一写入计数器值与目前写入计数器值之间的差来进一步计算cw，且将所计算的cw存储在存储器区域中。

随后，CPU 56将在步骤S111中获取的目前读取计数器值和目前写入计数器值存储到存储器区域中(步骤S113)。目前读取计数器值存储为下一中断过程的前一读取计数器值，且目前写入计数器值也存储为下一中断过程的前一写入计数器值。

在中断过程(回路)每一秒执行一次的一秒回路的情况下，分别基于最多两秒之前的总值来计算即将完成回路之前的cr和cw值。如果准确度因一秒回路而降低，那么可通过例如每100ms执行回路来改进。在这种情况下，有必要预留相当于区域(在步骤112中，其中暂时地存储值)的十倍的区域。在步骤112中，存在针对每100ms计算出的十个读取数目和十个写入数目，且当对每100ms的10个读取数目进行总计时，可获得紧接在前的每一秒的读取数目cr，且当对每100ms的10个写入数目进行总计时，可获得紧接在前的每一秒的写入数目cw。

当评估主机装置的热耗散机构时，主机装置需要测量存储装置10的壳体11的表面温度达到最大的状态中的表面温度。应注意，当存储装置10在最大性能下操作时，存储装置10的热量产生量达到最大。当主机装置在连续读取操作(cr≈n)或连续写入操作(cw≈n)进行预定时段或更长时间(例如一秒或更长)之后读取存储装置10的表面温度时，可在存储装置10的壳体11的表面温度处于最大的状态中测量表面温度。当读取操作或写入操作持续地进行大于预定时段时，可读取已收敛到稳定状态的表面温度。

图15为说明用以基于读取操作的数目和写入操作的数目来计算功率比和总功率消耗的过程的实例的流程图。

存储装置10能够根据NVMe规范连接到主机。

如果从主机装置接收到获得智慧/健康信息(是(YES)，步骤S101中)，那么CPU 56基于在某一时间段(在这一实例中，最近一秒)内执行的读取操作的数目cr和写入操作的数目cw来计算功率比r(步骤S102)。CPU 56基于在最近一秒中执行的读取操作的数目cr和写入操作的数目cw来计算整个存储装置10的总功率消耗Pt(步骤S103)。CPU 56基于以下各项来计算Tc'和Tb'(步骤S104)：控制器14的内部温度Tj(即，控制器14的所测量温度)、由功率比r的第一线性函数表示的热阻θjb'、由功率比r的第二线性函数表示的热阻θjc'和总功率消耗Pt。

随后，CPU 56将内部温度Tj设置为智慧/健康信息的复合温度的值。此外，CPU 56设置智慧/健康信息(图12的智慧/健康信息)的预留区域中的Tc'和Tb'，或设置智慧/健康信息(图16的智慧/健康信息)的温度传感器字段1和温度传感器字段2中的Tc'和Tb'。随后，CPU 56将智慧/健康信息发射到主机装置(步骤S105)，所述智慧/健康信息中，控制器14的温度Tj设置为复合温度的值且在预留区域或温度传感器字段中设置Tc'和Tb'。

主机装置使用以下各项来计算表面温度Tc1和Tc2：(i)由主机装置的热耗散机构确定的耗散分配比h；以及(ii)从存储装置10读取的Tj、Tc'和Tb'。在这种情况下，主机装置读取设置在从存储装置10发送的智慧/健康信息的复合温度中的Tj以及设置在智慧/健康信息中的Tc'和Tb，且通过从Tj减去第一分配比(＝1-h)与Tb'的乘积来计算第一表面21的温度且通过从Tj减去第二分配比(＝h)与Tc'的乘积来计算第二表面22的温度。第一分配比(＝1-h)为用以将存储装置10的功率消耗分配到下表面(第一表面)21的比，且第二分配比(＝h)为用以将存储装置10的功率消耗分配到上表面(第二表面)22的比。

如上文所阐述，在第一实施例中，并不向主机装置报告由来自存储装置10的控制器14的热量而自身升高的温度，而是替代地，基于热阻模型，将指示上表面(第二表面22)与控制器14之间的温度差和下表面(第一表面21)与控制器14之间的温度差的信息发射到主机装置，所述温度差是在考虑到控制器14的温度和NAND快闪存储器13的温度的情况下计算的。换句话说，响应于从主机装置接收到的用以获取温度的请求，控制器14使用信号端子p中的至少一个来将以下各项发射到主机装置：指示由控制器14中的温度传感器111测量的温度Tj的温度数据、指示温度Tj与第一表面21的温度之间的温度差Tb'的温度数据和指示温度Tj与第二表面22的温度之间的温度差Tc'的温度数据。

在这种情况下，控制器14基于与从控制器14到存储装置10的外部的热耗散有关的热阻模型(热阻模型与存储装置10的功率消耗(总功率消耗)相关)来计算指示温度差Tb'的温度数据和指示温度差Tc'的温度数据。指示温度差Tb'的温度数据由控制器14与下表面(第一表面21)之间的热阻θjb'和存储装置10的功率消耗(总功率消耗)Pt的乘积表示，即θjb'×Pt，且指示温度差Tc'的温度数据由控制器14与上表面(第二表面22)之间的热阻θjc'和存储装置10的功率消耗(总功率消耗)Pt的乘积表示，即θjc'×Pt。因此，主机装置可使用温度Tj、温度差Tb'和温度差Tc'来正确地评估主机装置的热耗散性能。

利用上文所描述的结构，存储装置10可报告用于计算由主机装置使用的存储装置10的上表面和下表面的表面温度的信息，以用于使用温度传感器最佳化其热耗散机构以在不于存储装置10的上表面(第二表面22)附近设置温度传感器的情况下检测控制器14的温度。此外，主机装置可获得存储装置10的上表面的表面温度。此外，主机装置可基于结温与存储装置10的表面温度之间的关系来执行主机控制的热管理以改变存储装置10的功率状态。

所计算的表面温度指示第二表面22上的在控制器14上方的位置的表面温度和第一表面21上的在控制器14下方的位置的表面温度。

此外，在第一实施例中，热阻由功率比r的线性函数表示，所述功率比r指示控制器14的功率消耗与控制器14的功率消耗和NAND快闪存储器13的功率消耗的总和的比。因此，可根据控制器14的操作状态和内部温度计算第二表面22上的在控制器14上方的位置的表面温度。

此外，在第一实施例中，控制器14根据内部温度Tj、功率比r和总功率消耗Pt计算上部侧温度差Tc'和下部侧温度差Tb'，且将Tj、Tc'和Tb'发射到主机装置。主机装置使用由主机的热耗散机构确定的耗散分配比h来根据从控制器14读取的内部温度Tj、上部侧温度差Tc'和下部侧温度差Tb'计算上部侧表面温度Tc1和下部侧表面温度Tc2，且获得对最佳化主机装置的热耗散机构有效的温度的信息。

应注意，在第一实施例中，NAND快闪存储器用作非易失性存储器的实例。然而，第一实施例可应用于各种非易失性存储器，例如磁阻式随机存取存储器(MRAM)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(ReRAM)和铁电随机存取存储器(FeRAM)。

(第一实施例的变型)

如上文所描述，Tc'和Tb'可作为智慧/健康信息中包含的各种状态的一部分报告给主机装置。

图16说明其中Tc'和Tb'设置为智慧/健康信息中的字段而非预留区域的智慧/健康信息的实例。在智慧/健康信息中，字段[201:200]、字段[203:202]、字段[205:204]、字段[207:206]、字段[209:208]、字段[211:210]、字段[213:212]和字段[215:214]用作温度传感器1字段、温度传感器2字段、温度传感器3字段、温度传感器4字段、温度传感器5字段、温度传感器6字段、温度传感器7字段和温度传感器8字段。八个字段中的每一个用于向主机装置报告NVMe装置的温度。可用任何方法测量待报告的温度。因此，Tc'和Tb'可设置在八个温度传感器字段中的两个字段中。

图16说明Tc'和Tb'设置为八个温度传感器字段中的前两个字段(即，[201:200]和[203:202])的情况。控制器14可将智慧/健康信息发射到主机装置，所述智慧/健康信息中，控制器14的温度Tj设置为复合温度的值且Tc'和Tb'设置在八个温度传感器字段的前两个字段中。

(第二实施例)

接着，如第二实施例，将描述直接计算存储装置10的上表面的温度且由此不需要执行用以获得主机装置的表面温度的计算的方法。这一方法利用由于大部分热量经由下表面耗散到外部而使耗散分配比h近似为接近于零的值的这类机构。

在第二实施例中，以下各项作为上表面(第二表面22)的温度Tc报告给主机装置：存储装置10中的热量主要经由下表面(第一表面21)耗散到其外部的情况下(h≈0)的上表面(第二表面22)的温度Tc2，和存储装置10中的热量不仅经由下表面(第一表面21)且还经由上表面(第二表面22)耗散到其外部的情况下(0<h<<1)的上表面(第二表面22)的温度Tc1。基于与从控制器14到存储装置10的外部的热耗散有关的热阻模型(热阻模型与存储装置10的功率消耗(总功率消耗)相关)来计算温度Tc1和Tc2。

第二实施例的存储装置10的硬件结构(形状、焊垫布置、电路结构以及类似物)与第一实施例的存储装置10的硬件结构相同。在以下描述中，主要将阐述与第一实施例的区别。

首先，将参考图17阐述第二实施例的热模型。图17说明存储装置10放置到主机装置中的连接件200"中。

连接件200"可包含布线板202'和连接件盖203'。连接件盖203'可附接到主机装置的系统板(印刷电路板PCB)201'以围绕轴A'旋转，所述轴A'充当暴露布线板202'的开启位置与由连接件盖203'覆盖布线板202'的闭合位置之间的铰链部分。在将连接件盖203'拉动到开启位置时，存储装置10插入到连接件盖203'中。随后，如图15中，当连接件盖203'在闭合位置中闭合时，存储装置10放置到连接件200"中。

存储装置10中的热源将为控制器14和NAND快闪存储器13。基于存储装置10的操作模式，控制器14与NAND快闪存储器13之间的热量产生比发生变化，且因此，使用控制器14的功率消耗Pc与NAND快闪存储器13的功率消耗Pn之间的比(功率比r)的参数。如第一实施例中所解释，功率比r为控制器14的功率消耗与存储装置10的总功率消耗Pt(Pt＝Pc+Pn)的比，即，Pc/(Pc+Pn)。类似于第一实施例，基于读取操作的数目和写入操作的数目获得执行存储器存取的状态中的功率比r。

如同第一实施例，控制器14包含用以测量控制器14的内部温度Tj的温度传感器111。控制器14基于与从控制器14到存储装置10的外部的热耗散有关的热阻模型来将热量主要从控制器14耗散到下表面(第一表面21)的外部的情况下的上表面(第二表面22)的温度Tc2以及热量从控制器14耗散到下表面(第一表面21)的外部和上表面(第二表面22)的外部两者的情况下的上表面(第二表面22)的温度Tc1计算作为上表面(第二表面22)的温度Tc。此处，温度Tc为第二表面22上的在控制器14上方(例如正上方)的位置的表面温度。

在薄卡状形状的存储装置10中，认为存在其中心附近的温度最高且朝外周温度逐渐下降的温度梯度。在图17中，存储装置10中的温度梯度由影线的密度的差异表示。交叉影线部分的温度最高，包围交叉影线部分的高密度单影线部分的温度第二高，包围高密度单影线部分的中密度单影线部分的温度第三高，且包围中密度单影线部分的低密度单影线部分的温度最低。应注意，在这一实例中，仅说明存储装置10中的温度梯度具有对应于四种不同影线的四个温度级；然而，存储装置10中的温度实际上持续地变化。此处，假定热量主要从下表面耗散到外部，这意味着存在冷却存储装置10并降低上表面的温度的优势。

存储装置10经由连接件200"连接到主机装置的PCB 201'。存储装置10的第一表面21设置有多个端子P。端子P经由触点(引线框架)电连接到PCB 201'。触点的热传导性的热耗散效果足够高。应注意，连接件的引线框架位于板202'中，但此处并未说明所述引线框架，且替代地，仅展示具有存储装置10的端子的触点部分(点触点)。

连接件盖203'与存储装置10的上表面(第二表面22)之间可能存在间隙。在这种情况下，存储装置10的上表面(第二表面22)的一部分接触连接件盖203'，而上表面(第二表面22)的大部分接触具有较差热传导性的空气层。也就是说，虽然下表面(第一表面21)经由具有高热传导性的触点(引线框架)电连接到PCB 201'，但上表面(第二表面22)接触具有较差热传导性的空气层，且因此，认为从存储装置10的下表面(第一表面21)耗散的热量更多。也就是说，耗散到存储装置10的下表面(第一表面21)的外部的热量更多。

因此，即使TIM 301'安置在连接件200"上(如图17中)，主要仍从下表面耗散且认为从TIM 301'的耗散为辅助性的。

图18为说明与不具有TIM的连接件相对应的耗散模型的图。在图18中，以省略连接件200"的简化方式说明耗散模型。

如果存储装置10的上表面(第二表面22)的上部侧为空气，如在存储装置10的上表面(第二表面22)与连接件盖203'之间有大间隙的情况下，那么来自控制器14(图18的热源300)的热量主要经由存储装置10的下表面(第一表面21)耗散到PCB201'，且因此，上表面(第二表面22)的表面温度Tc也降低。在第二实施例中，将不存在TIM情况下的上表面(第二表面22)的表面温度Tc(即，热量主要从下表面(第一表面21)耗散到存储装置10的外部的情况下的上表面(第二表面22)的表面温度Tc)定义为Tc2。

图19为说明与具有TIM的连接件相对应的热耗散模型的图。在图19中，以省略连接件200"的简化方式说明耗散模型。

如果具有高热传导性的TIM 301'安装在上表面(第二表面22)上，那么上表面(第二表面22)的表面温度Tc因上表面(第二表面22)的热耗散效果而进一步降低。举例来说，TIM301'可安置在接触上表面(第二表面22)的连接件盖203'上，使得存储装置10的上表面(第二表面22)与例如连接件盖203'之间几乎不存在间隙。TIM 301'使连接件200"的热量耗散到PCB 201'。TIM 301'可通过粘附到连接件盖203'和PCB 201'两者的热传导片实现。或者，如图8中，具有高热传导性的TIM 301'的连接件结构安置于连接件盖203'的内表面中。

在第二实施例中，存在TIM的情况下(即，来自控制器14(热源300)的热量不仅从下表面(第一表面21)耗散到存储装置10的外部，且还从上表面(第二表面22)耗散到存储装置10的外部的情况下)的上表面(第二表面22)的表面温度Tc将定义为Tc1。

存在TIM情况下的Tc1可由下式表示：

Tc1＝Tj-(1-h)×Pt×θb'-h×Pt×θc'

Tj：由控制器14中的温度传感器111测量的内部温度；

Pt：预定时段(例如一秒之前)中的存储装置10的总功率消耗；

θb'：产生温度传感器111与存储装置10的下表面(第一表面21)之间的温度差的热阻分量；以及

θc'：产生温度传感器111与存储装置10的上表面(第二表面22)之间的温度差的热阻分量。

前一半公式Tj-(1-h)×Pt×θb'表示温度传感器111与下表面之间的温度差。后一半公式h×Pt×θc'表示在具有TIM时温度传感器111与上表面之间的温度差。值h接近于零，但如果假定h的最大值(即，hm)，那么公式可简化为θb＝(1-hm)×θb'和θc＝hm×θc'。

Tc1＝Tj-Pt×θb-Pt×θc

存在TIM的情况下的Tc2是用于θc＝0的情况。在这种情况下，(1-hm)≈1的近似给出以下：

Tc2＝Tj-Pt×θb

因此，主机装置的PCB 201'的温度为Tc2。或其也可表达为Tc1＝Tc2-Pt×θc。

如第一实施例中所描述，热阻θb和θc可由功率比r的线性函数表示，但线性函数的因数彼此不同。

考虑由温度传感器测量放置到主机装置中的存储装置10的实际表面温度Tc的情况，应理解，实际测量的表面温度Tc处于Tc1≤Tc≤Tc2的范围(可被称作温度变化范围)内。控制器14向主机装置报告作为上表面的表面温度(壳体温度)Tc的两个温度Tc1和Tc2，以向主机装置报告温度Tc1与温度Tc2(温度变化范围)之间的实际Tc。主机装置的热耗散机构的设计者知晓温度Tc1与Tc2(温度变化范围)之间的实际Tc，且因此，可使用由利用存储装置10报告的两个值(Tc1和Tc2)定义的温度变化范围来评估主机装置的热耗散机构的性能。或者，主机装置的热耗散机构的设计者知晓是否在上表面(第二表面22)上安装具有高热传导性的TIM 301'，且因此，可选择Tc1或Tc2中的一个作为适用于主机装置的热耗散机构的结构的表面温度，且可通过使用选定表面温度来评估主机装置的热耗散机构的性能。或者，主机装置可涉及到下表面的热耗散与到上表面的热耗散的比，以估计实际表面温度Tc为从所述比导出的Tc1和Tc2的中位值。

应注意，可向主机装置报告单个表面温度Tc1(在这种情况下，Tc2可以是0)。在这种情况下，实际Tc可指定为处于Tc1到Tc1±α％范围内的值。应注意，α％为用以指示Tc的变化的参数，且例如，α％可以是20％。此外，可向主机装置报告仅单个表面温度Tc2(在这种情况下，Tc1可以是0)。

图20说明待由存储装置10报告给主机装置的智慧/健康信息的实例。

在第二实施例中，控制器14产生包含Tj、Tc1和Tc2的智慧/健康信息，且将智慧/健康信息发射到主机装置。

在与智慧/健康信息的[2:1]字节位置相对应的字段中，存储装置10中的某一部分的内部温度(卡内部温度)以凯氏度数记录为复合温度的值。内部温度(卡内部温度)可以是Tj，但由于主机不使用Tj来获得Tc，因此内部温度不应必须为Tj。举例来说，其可指示NAND快闪存储器13的内部温度。

卡壳体温度(Tc1)以凯氏度数记录在八个温度传感器字段的顶部字段[201:200]中。卡壳体温度(Tc2)以凯氏度数记录在八个温度传感器字段的第二字段[203:202]中。

因此，两个温度估计值(即，指示Tc1的温度数据和指示Tc2的温度数据)发射到主机装置以向主机装置报告实际Tc的值处于Tc1到Tc2的范围内。主机装置可选择Tc1和Tc2中的一个作为与主机装置(具有/不具有TIM)的连接件200"的结构相对应的上表面的表面温度。应注意，可向主机装置报告单个表面温度Tc1。如果并不报告Tc2，那么0h设置为字段[203:202]。

图21为说明由存储装置10执行的温度信息输出过程的程序的序列图。

(1)主机装置将用以获取智慧/健康信息(获得智慧/健康信息)的命令(请求)发射到存储装置10。

(2)控制器14获取作为控制器的内部温度的由温度传感器111测量的温度(获得温度)。

(3)控制器14将所测量内部温度调整为所估计最高内部温度Tj。在温度传感器111并不位于控制器14的最大温度区域周围的情况下，需要进行这类计算。

(4)控制器14取决于操作模式、读取操作的次数cr和写入操作的次数cw来计算功率比r。控制器14根据读取操作的数目cr、写入操作的数目cw和功率比r计算某一时间段内的总功率消耗Pt。控制器14基于两个热阻模型而根据功率比r计算热阻θb和热阻θc。控制器14根据Tj、总功率消耗Pt、热阻θb和热阻θc计算Tc1和Tb2。

通过从Tj减去控制器14与第一表面21之间的热阻θb与主要从第一表面21耗散的存储装置10的功率消耗Pt的乘积(Pt×θb)来计算Tc2。通过从Tc2减去表面温度Pt×θc(其通过从第二表面22耗散而减小)来计算Tc1。

Tc2＝Tj-Pt×θb

Tc1＝Tc2-Pt×θc

某一时间段(例如最近一秒)内的存储装置10的功率消耗Pt取决于存储装置10的操作状态(读取操作和写入操作等)，且表示为控制器14的功率消耗Pc与NAND快闪存储器13的功率消耗Pn的总和。分别根据预定时段内的读取操作的次数cr和预定时段内的写入操作的次数cw计算Pc和Pn，且θb和θc由功率比r的线性函数表示。在对快闪存储器进行存取时，可根据预定时段内的读取操作的次数cr和预定时间内的写入操作的次数cw计算出功率比r。

(5)控制器14将存储装置10的特定内部温度设置为复合温度(卡内部温度)，将Tc1和Tc2设置为存储装置10的卡壳体温度，且将包含指示存储装置10的内部温度的数据、指示Tc1的数据和指示Tc2的数据的智慧/健康信息发射到主机装置。

应注意，出于热节流的目的，控制器14通过轮询来连续地监测控制器14的内部温度Tj。相对于Tc1和Tc2，当接收命令(获得智慧/健康信息)时，控制器14可根据Tj和总功率消耗Pt计算Tc1和Tc2。

获得cr和cw的方式与图14的流程图中说明的方式类似，且获得功率比r和总功率消耗Pt的方式与第一实施例的方式类似。

如图22的流程图中所展示，当从主机装置接收到获得智慧/健康信息(是，步骤S121中)时，CPU 56从存储器区域获取某一时间段(例如最近一秒)内执行的读取操作的数目cr和写入操作的数目cw，且基于cr和cw计算功率比r(步骤S122)。CPU 56基于某些时间段中执行的读取操作的数目cr和写入操作的数目cw来计算整个存储装置10的总功率消耗Pt(步骤S123)。CPU 56基于以下各项来计算Tc1和Tc2(步骤S124)：控制器14的温度Tj、作为功率比r的线性函数的热阻θb、作为功率比r的线性函数的热阻θc和存储装置10的功率消耗Pt。

随后，CPU 56将存储装置10的特定内部温度设置为复合温度的值，将温度传感器1和温度传感器1中的Tc1和Tc2设置为第二表面22的温度(壳体温度)的值，且将设置了内部温度Tc1和Tc2的智慧/健康信息发射到主机装置(步骤S125)。

如上文所阐述，在第二实施例中，响应于用以从主机装置接收到的获取温度的请求，控制器14使用信号端子p中的至少一个来将以下各项发射到主机装置：指示存储装置10的内部温度的数据、指示存储装置10中的热量经由下表面(第一表面21)耗散到其外部的情况下的上表面(第二表面22)的温度Tc2的数据和指示存储装置10中的热量经由下表面(第一表面21)和上表面(第二表面22)两者耗散到其外部的情况下的上表面(第二表面22)的温度Tc1的数据。在智慧/健康信息中，可向主机装置报告指示内部温度的数据、指示Tc1的数据和指示Tc2的数据。数据的值满足以下关系。

指示Tc1的数据小于指示Tc2的数据(Tc1<Tc2)。指示Tc1的数据和指示Tc2的数据大于指示存储装置10的环境温度Ta的数据(Tc1>ta，Tc2>Ta)。Tc1>Ta和Tc2>Ta的关系为用以使存储装置10中的热量耗散到外部所必要的条件。在包含主机装置和存储装置10的存储器系统中，由于存储装置10在放置到主机装置中的情况下操作，因此存储装置10的环境温度Ta为存储装置10的周边环境温度。举例来说，在存储装置10放置到主机装置中的连接件中的状态中，包围放置到连接件中的存储装置10的空气的温度或包围连接件的空气的温度或类似物将为存储装置10的环境温度Ta。

基于指示Tj的数据、指示Tc1的数据和指示Tc2的数据是否满足上述条件(Tc1<Tc2、Tc1>Ta和Tc2>Ta)，可检查在智慧/健康信息中发送到主机装置的温度(Tc1、Tc2和Tj)的数据的有效性。举例来说，主机装置可在相对于放置到主机装置中的连接件中的存储装置10执行读取/写入存取的同时从存储装置10获取智慧/健康信息，且可使用主机装置具有的温度传感器来进一步获取指示存储装置10的环境温度的数据。经由这一过程，主机装置可确定指示Tc1数据的和指示Tc2的数据是否满足条件(Tc1<Tc2、Tc1>Ta和Tc2>Ta)。

控制器14基于所测量的温度Tj和从控制器14热耗散到存储装置10的外部的热阻模型来计算具有TIM的上表面的温度Tc1和不具有TIM的上表面的温度Tc2。通过从温度Tj减去下表面与控制器14之间的热阻θb与存储装置的功率消耗(总功率消耗)Pt的乘积(即θb×Pt)来计算温度Tc2。换句话说，随着存储装置10中的热量经由作为下表面的第一表面21耗散到外部，温度Tc2已下降。通过从温度Tc2减去热阻分量θb与存储装置的功率消耗(总功率消耗)Pt的乘积(即θc×Pt)来计算温度Tc1。换句话说，通过由向上表面(第二表面22)添加TIM而引起的热量的一部分耗散到上表面(第二表面22)，温度Tc1已下降到低于表面温度Tc2的温度。

Tc1为热量最高效地耗散到上表面的情况下的表面温度，然而Tc2为热量不耗散到上表面的情况下的表面温度，且因此，假定实际表面温度处于Tc1与Tc2之间。通过考虑热耗散结构，主机装置可预测实际表面温度更接近于Tc1和Tc2中的哪一个。

如上文所阐述，控制器14使用信号端子p中的至少一个来将以下各项发射到主机装置：(1)指示由温度传感器111测量的温度Tj的数据、指示温度差Tb'的数据和指示温度差Tc'的数据；或(2)指示存储装置10的特定内部温度(例如由温度传感器111测量的Tj)的数据、指示存储装置10中的热量经由下表面(第一表面21)耗散到其外部的情况下的上表面(第二表面22)的温度Tc2的数据和指示存储装置10中的热量经由下表面(第一表面21)和上表面(第二表面22)两者耗散到其外部的情况下的上表面(第二表面22)的温度Tc1的数据。

因此，控制器14可利用主机装置提供与对主机装置的热耗散机构的设计和评估有效的存储装置10的表面温度相关的信息。

虽然已描述某些实施例，但这些实施例仅作为实例而提出，且其并不希望限制本发明的范围。实际上，本文中所描述的新颖实施例可以多种其它形式体现；此外，可在不脱离本发明的精神的情况下对本文中所描述的实施例的形式进行各种省略、替代和改变。随附权利要求书和其等效物意欲涵盖可能属于本发明的范围和精神内的形式或修改。

Claims (23)

1.一种半导体存储装置，其能够放置到主机装置中且包含第一表面和放置在所述第一表面的相对侧中的第二表面，所述半导体存储装置包括：

非易失性存储器；

控制器，其配置成控制所述非易失性存储器；以及

多个端子，其暴露于所述第一表面中，所述多个端子包含用于信号传输的多个信号端子，其中

所述控制器配置成使用所述信号端子中的至少一个来将以下各项发射到所述主机装置：第一数据，其指示由温度传感器测量的所述控制器的温度；第二数据，其指示所述控制器的所述温度与所述第一表面的温度之间的温度差；以及第三数据，其指示所述控制器的所述温度与所述第二表面的温度之间的温度差。

2.根据权利要求1所述的半导体存储装置，其中

所述控制器基于与所述半导体存储装置的功率消耗相关的热阻模型来计算所述第二数据和所述第三数据。

3.根据权利要求1或2所述的半导体存储装置，其中

所述第二数据计算为所述控制器与所述第一表面之间的第一热阻和所述半导体存储装置的功率消耗的乘积，且

所述第三数据计算为所述控制器与所述第二表面之间的第二热阻和所述半导体存储装置的所述功率消耗的乘积。

4.根据权利要求3所述的半导体存储装置，其中

所述半导体存储装置的所述功率消耗计算为所述控制器的功率消耗与所述非易失性存储器的功率消耗的总和，

所述第一热阻由功率比的第一线性函数表示，所述功率比指示所述控制器的所述功率消耗与所述半导体存储装置的所述功率消耗的比，且

所述第二热阻由所述功率比的第二线性函数表示。

5.根据权利要求4所述的半导体存储装置，其中

基于以下各项来计算所述功率比：(i)用以从所述非易失性存储器读取数据的读取操作中的所述控制器的功率消耗与所述读取操作中的所述半导体存储装置的功率消耗的比；(ii)用以将数据写入到所述非易失性存储器的写入操作中的所述控制器的功率消耗与所述写入操作中的所述半导体存储装置的功率消耗的比；以及(iii)在第一时间段中执行的读取操作的数目和写入操作的数目。

6.根据权利要求4所述的半导体存储装置，其中

基于以下各项来计算所述半导体存储装置的所述功率消耗：(i)用以从所述非易失性存储器读取数据的读取操作中的所述控制器的功率消耗；(ii)所述读取操作中的所述非易失性存储器的功率消耗；(iii)用以将数据写入到所述非易失性存储器的写入操作中的所述控制器的功率消耗；(iv)所述写入操作中的所述非易失性存储器的功率消耗；以及(v)在第一时间段中执行的读取操作的数目和写入操作的数目。

7.根据权利要求1或2所述的半导体存储装置，其中

所述半导体存储装置能够根据NVMe规范连接到所述主机装置，且

所述控制器配置成响应于从所述主机装置接收到的获取智慧/健康信息的请求而将所述智慧/健康信息发射到所述主机装置，所述智慧/健康信息包含所述第一数据、所述第二数据和所述第三数据。

8.根据权利要求1或2所述的半导体存储装置，其中

所述半导体存储装置能够根据NVMe规范连接到所述主机装置，且

所述控制器配置成响应于从所述主机装置接收到的获取智慧/健康信息的请求而将所述智慧/健康信息发射到所述主机装置，所述智慧/健康信息包含所述第一数据、所述第二数据和所述第三数据，其中所述第一数据设置为所述智慧/健康信息中的复合温度的值。

9.根据权利要求4所述的半导体存储装置，其中

所述控制器基于数据传输中使用的PCIe的通道的数目、所述非易失性存储器的堆叠的数目和所述半导体存储装置的电源状态来计算所述功率比。

10.根据权利要求1或2所述的半导体存储装置，其中

所述半导体存储装置为卡形状的封装件。

11.一种半导体存储装置，其能够放置到主机装置中且具有第一表面和放置在所述第一表面的相对侧中的第二表面，所述半导体存储装置包括：

非易失性存储器；

控制器，其配置成控制所述非易失性存储器；以及

多个端子，其暴露于所述第一表面中，所述多个端子包含用于信号传输的多个信号端子，其中

所述控制器配置成使用所述信号端子中的至少一个来发射：第一数据，其指示所述半导体存储装置的内部温度；第二数据，其指示在所述半导体存储装置中的热量经由所述第一表面耗散到所述半导体存储装置的外部的情况下的所述第二表面的温度；以及第三数据，其指示在所述半导体存储装置中的所述热量经由所述第一表面耗散到所述半导体存储装置的所述外部且所述热量经由所述第二表面进一步耗散到所述半导体存储装置的所述外部的情况下的所述第二表面的温度。

12.根据权利要求11所述的半导体存储装置，其中

所述控制器基于所述第一数据以及与所述半导体存储装置的功率消耗相关的热阻模型来计算所述第二数据和所述第三数据。

13.根据权利要求11或12所述的半导体存储装置，其中

通过从所述控制器的所述温度减去第一热阻与所述半导体存储装置的所述功率消耗的乘积来计算所述第二数据，所述第一热阻为在所述半导体存储装置中的所述热量经由所述第一表面耗散到所述半导体存储装置的所述外部时在所述控制器与所述第二表面之间产生温度差的热阻，且

通过从所述第二数据减去第二热阻与所述半导体存储装置的所述功率消耗的乘积来计算所述第三数据，所述第二热阻为在所述半导体存储装置中的所述热量经由所述第一表面耗散到所述半导体存储装置的所述外部且所述热量经由所述第二表面进一步耗散到所述半导体存储装置的所述外部的情况下使所述第二表面的温度降低到低于所述第二数据的热阻。

14.根据权利要求13所述的半导体存储装置，其中

所述半导体存储装置的所述功率消耗计算为所述控制器的功率消耗与所述非易失性存储器的功率消耗的总和，

所述第一热阻由功率比的第一线性函数表示，所述功率比指示所述控制器的所述功率消耗与所述半导体存储装置的所述功率消耗的比，且

所述第二热阻由所述功率比的第二线性函数表示。

15.根据权利要求14所述的半导体存储装置，其中

基于以下各项来计算所述功率比：(i)用以从所述非易失性存储器读取数据的读取操作中的所述控制器的功率消耗与所述读取操作中的所述半导体存储装置的功率消耗的比；(ii)用以将数据写入到所述非易失性存储器的写入操作中的所述控制器的功率消耗与所述写入操作中的所述半导体存储装置的功率消耗的比；以及(iii)在第一时间段中执行的读取操作的数目和写入操作的数目。

16.根据权利要求14所述的半导体存储装置，其中

基于以下各项来计算所述半导体存储装置的所述功率消耗：(i)用以从所述非易失性存储器读取数据的读取操作中的所述控制器的功率消耗；(ii)所述读取操作中的所述非易失性存储器的功率消耗；(iii)用以将数据写入到所述非易失性存储器的写入操作中的所述控制器的功率消耗；(iv)所述写入操作中的所述非易失性存储器的功率消耗；以及(v)在第一时间段中执行的读取操作的数目和写入操作的数目。

17.根据权利要求11或12所述的半导体存储装置，其中

所述半导体存储装置能够根据NVMe规范连接到所述主机装置，且

所述控制器配置成响应于从所述主机装置接收到的获取智慧/健康信息的请求而将包含所述第一数据、所述第二数据和所述第三数据的所述智慧/健康信息发射到所述主机装置。

18.根据权利要求11或13所述的半导体存储装置，其中

所述半导体存储装置能够根据NVMe规范连接到所述主机装置，且

所述控制器配置成响应于从所述主机装置接收到的获取智慧/健康信息的请求而将所述智慧/健康信息发射到所述主机装置，所述智慧/健康信息包含所述第一数据、所述第二数据和所述第三数据，其中所述第一数据设置为所述智慧/健康信息中的复合温度的值。

19.根据权利要求13所述的半导体存储装置，其中

计算所述第一热阻，使得所述第一热阻与所述半导体存储装置的所述功率消耗的乘积表示所述控制器的所述温度与所述第二表面的所述温度之间的温度差。

20.根据权利要求11或12所述的半导体存储装置，其中

所述半导体存储装置为卡形状的封装件。

21.一种存储器系统，其包括：

主机装置；以及

半导体存储装置，其能够放置到所述主机装置中且包含第一表面和放置在所述第一表面的相对侧中的第二表面，

所述半导体存储装置能够根据NVMe规范连接到所述主机装置，且

所述半导体存储装置包括：

非易失性存储器；

控制器，其配置成控制所述非易失性存储器；以及

多个端子，其暴露于所述第一表面中，所述多个端子包含用于信号传输的多个信号端子，其中

所述控制器配置成使用所述信号端子中的至少一个来将以下各项发射到所述主机装置：第一数据，其指示由温度传感器测量的所述控制器的温度；第二数据，其指示所述控制器的所述温度与所述第一表面的温度之间的温度差；以及第三数据，其指示所述控制器的所述温度与所述第二表面的温度之间的温度差，其中所述控制器响应于从所述主机装置接收到的获取智慧/健康信息的请求而将所述智慧/健康信息发射到所述主机装置，所述智慧/健康信息包含所述第一数据、所述第二数据和所述第三数据，所述第一数据设置为所述智慧/健康信息中的复合温度的值，

所述主机装置配置成读取从所述半导体存储装置发送的所述智慧/健康信息的所述复合温度中的第一数据集以及所述智慧/健康信息中的所述第二数据和第三数据集，且配置成通过从所述第一数据减去第一分配比与所述第二数据的乘积来计算所述第一表面的温度且通过从所述第一数据减去第二分配比与所述第三数据的乘积来计算所述第二表面的温度，

所述第一分配比为用以将所述半导体存储装置的功率消耗分配到所述第一表面的比，且所述第二分配比为用以将所述半导体存储装置的所述功率消耗分配到所述第二表面的比。

22.根据权利要求21所述的存储器系统，其中

基于所述主机装置的热耗散机构来确定所述第一分配比和所述第二分配比。

23.一种存储器系统，其包括：

主机装置；以及

半导体存储装置，其能够放置到所述主机装置中且包含第一表面和放置在所述第一表面的相对侧中的第二表面，

所述半导体存储装置包括：

非易失性存储器；

控制器，其配置成控制所述非易失性存储器；以及

多个端子，其暴露于所述第一表面中，所述多个端子包含用于信号传输的多个信号端子，其中

所述控制器配置成使用所述信号端子中的至少一个来发射：第一数据，其指示所述半导体存储装置的内部温度；第二数据，其指示在所述半导体存储装置中的热量经由所述第一表面耗散到所述半导体存储装置的外部的情况下的所述第二表面的温度；以及第三数据，其指示在所述半导体存储装置中的所述热量经由所述第一表面耗散到所述半导体存储装置的所述外部且所述热量经由所述第二表面进一步耗散到所述半导体存储装置的所述外部的情况下的所述第二表面的温度，

所述第三数据小于所述第二数据，且所述第二数据和所述第三数据大于表示所述半导体存储装置的环境温度的数据。

Images